JP2002280908A - 並列−直列コンバータ回路及び並列−直列コンバータ方法 - Google Patents
並列−直列コンバータ回路及び並列−直列コンバータ方法Info
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- JP2002280908A JP2002280908A JP2002068798A JP2002068798A JP2002280908A JP 2002280908 A JP2002280908 A JP 2002280908A JP 2002068798 A JP2002068798 A JP 2002068798A JP 2002068798 A JP2002068798 A JP 2002068798A JP 2002280908 A JP2002280908 A JP 2002280908A
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 使われるフリップフロップの数が減り、かつ
ロジックゲートの動作時のセットアップ時間及びホール
ド時間にタイミングマージンがさらに確保される並列−
直列コンバータ回路及び並列−直列コンバータ方法を提
供する。 【解決手段】 第１クロックに応答してＭ（＜Ｎ）ビッ
ト並列データを保存する第１レジスタ、前記第１クロッ
クと異なる位相を有する第２クロックに応答して前記並
列データのＰビットを保存する第２レジスタ、第３クロ
ックに応答して前記並列データのＱビットを保存する
（ただしＭ＋Ｐ＋Ｑ＝Ｎ）第３レジスタ、前記第１クロ
ック、第２クロック及び第３クロックと異なる位相を有
する第４クロックに応答して前記第３レジスタから出力
されるデータを保存する第４レジスタ、前記第１、第
２、第４レジスタから出力されるＮビットの並列データ
を入力として受信して直列データを発生するロジックゲ
ートとを備える。
ロジックゲートの動作時のセットアップ時間及びホール
ド時間にタイミングマージンがさらに確保される並列−
直列コンバータ回路及び並列−直列コンバータ方法を提
供する。 【解決手段】 第１クロックに応答してＭ（＜Ｎ）ビッ
ト並列データを保存する第１レジスタ、前記第１クロッ
クと異なる位相を有する第２クロックに応答して前記並
列データのＰビットを保存する第２レジスタ、第３クロ
ックに応答して前記並列データのＱビットを保存する
（ただしＭ＋Ｐ＋Ｑ＝Ｎ）第３レジスタ、前記第１クロ
ック、第２クロック及び第３クロックと異なる位相を有
する第４クロックに応答して前記第３レジスタから出力
されるデータを保存する第４レジスタ、前記第１、第
２、第４レジスタから出力されるＮビットの並列データ
を入力として受信して直列データを発生するロジックゲ
ートとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は並列データを直列デ
ータに変換する回路及び方法に係り、特にＮ個のサブ周
波数クロックを利用してＮビット並列データを直列デー
タに変換する並列−直列コンバータ回路及び並列−直列
コンバータ方法に関する。
ータに変換する回路及び方法に係り、特にＮ個のサブ周
波数クロックを利用してＮビット並列データを直列デー
タに変換する並列−直列コンバータ回路及び並列−直列
コンバータ方法に関する。
【０００２】
【従来の技術】分離されたデータポートにまたは遠距離
から多量のデータを伝送または受信する高速データリン
クにおいて、光ファイバのような広帯域チャンネルを使
用してデータを伝送する場合は並列−直列コンバータを
利用してデータを並列形式から直列形式に変換するのが
一般的である。伝送されたデータは光ファイバの他端に
おいて直列形式で受信される。受信されたデータは受信
端での処理のために直列−並列コンバータにより再び並
列形式に変換される。光ファイバは秒当たり数十から数
百ギガビットの速度でデータを伝送できる能力を有す
る。光ファイバの伝送速度を制限する要素のうち並列−
直列コンバータの動作速度の限界は重要な制限要素とな
る。
から多量のデータを伝送または受信する高速データリン
クにおいて、光ファイバのような広帯域チャンネルを使
用してデータを伝送する場合は並列−直列コンバータを
利用してデータを並列形式から直列形式に変換するのが
一般的である。伝送されたデータは光ファイバの他端に
おいて直列形式で受信される。受信されたデータは受信
端での処理のために直列−並列コンバータにより再び並
列形式に変換される。光ファイバは秒当たり数十から数
百ギガビットの速度でデータを伝送できる能力を有す
る。光ファイバの伝送速度を制限する要素のうち並列−
直列コンバータの動作速度の限界は重要な制限要素とな
る。
【０００３】従来の並列−直列コンバータが図１に示さ
れている。並列−直列コンバータ１００は１０ビット並
列データを直列データとして出力するために変換する
（図１に示されたように、１０ビットデータは８ビット
部分と両端にある１ビットの「１」及び１ビットの
「０」より構成されうる）。並列データの１０ビットデ
ータに対応するＡＮＤゲート１１０はＯＲゲート１３０
に出力される。１０ビットの入力データのうちから選択
されて、ＡＮＤゲート１１０を通じて１回に一つのデー
タが出力されるように、サブ周波数クロックφ０からφ
９がＡＮＤゲート１１０に接続される。１０個のサブ周
波数クロックはシステムクロックから派生したものであ
り、システムクロックの周期をＴとした時、それぞれの
サブ周波数クロックはＴ／１０だけの時間遅延を有して
いる。１０個のサブ周波数クロックのうち２つだけＴ／
１０の間論理「１」を有する。図１に示されたようにサ
ブ周波数クロックがＡＮＤゲート１１０に接続され、１
０ビットの入力データはＡＮＤゲート１１０を通過すれ
ば順次活性化される。
れている。並列−直列コンバータ１００は１０ビット並
列データを直列データとして出力するために変換する
（図１に示されたように、１０ビットデータは８ビット
部分と両端にある１ビットの「１」及び１ビットの
「０」より構成されうる）。並列データの１０ビットデ
ータに対応するＡＮＤゲート１１０はＯＲゲート１３０
に出力される。１０ビットの入力データのうちから選択
されて、ＡＮＤゲート１１０を通じて１回に一つのデー
タが出力されるように、サブ周波数クロックφ０からφ
９がＡＮＤゲート１１０に接続される。１０個のサブ周
波数クロックはシステムクロックから派生したものであ
り、システムクロックの周期をＴとした時、それぞれの
サブ周波数クロックはＴ／１０だけの時間遅延を有して
いる。１０個のサブ周波数クロックのうち２つだけＴ／
１０の間論理「１」を有する。図１に示されたようにサ
ブ周波数クロックがＡＮＤゲート１１０に接続され、１
０ビットの入力データはＡＮＤゲート１１０を通過すれ
ば順次活性化される。
【０００４】１０個の第１Ｄフリップフロップラッチ１
２０が１０ビット入力データを保持するために第１シス
テムクロックＣＬＯＣＫ１により駆動される。もし図１
の並列−直列コンバータが第２フリップフロップラッチ
１２５を備えていなければ、並列データを直列データに
変換して正しい動作を行うためのセットアップ時間及び
ホールド時間が十分でなくなる。セットアップ時間は１
０個の並列データを直列データに変換するいずれか一つ
のクロックの上昇エッジと前記入力データをクロッキン
グしてレジスタに保持するためのクロックの上昇エッジ
間の間隔をいう。ホールド時間は１０個の並列データを
直列データに変換するいずれか一つのクロックの下降エ
ッジと前記対応するクロックの下降エッジ間の間隔をい
う。
２０が１０ビット入力データを保持するために第１シス
テムクロックＣＬＯＣＫ１により駆動される。もし図１
の並列−直列コンバータが第２フリップフロップラッチ
１２５を備えていなければ、並列データを直列データに
変換して正しい動作を行うためのセットアップ時間及び
ホールド時間が十分でなくなる。セットアップ時間は１
０個の並列データを直列データに変換するいずれか一つ
のクロックの上昇エッジと前記入力データをクロッキン
グしてレジスタに保持するためのクロックの上昇エッジ
間の間隔をいう。ホールド時間は１０個の並列データを
直列データに変換するいずれか一つのクロックの下降エ
ッジと前記対応するクロックの下降エッジ間の間隔をい
う。
【０００５】図１の従来の並列−直列コンバータにおい
て、第２フリップフロップラッチ１２５は第２システム
クロックＣＬＯＣＫ２に応答して０番から７番までの入
力データのうち後半部を受信するが、第１システムクロ
ックＣＬＯＣＫ１の半周期の間に４番から７番までの入
力データを第２フリップフロップラッチ１２５に保持す
る。前記１０ビットの入力データの後半部が追加的なＴ
／２時間の間に第２フリップフロップラッチ１２５に保
存される。これにより、新しい１０ビットの入力データ
が第２システムクロックＣＬＯＣＫ２の位相遷移後に第
１フリップフロップラッチ１２０に保存される。
て、第２フリップフロップラッチ１２５は第２システム
クロックＣＬＯＣＫ２に応答して０番から７番までの入
力データのうち後半部を受信するが、第１システムクロ
ックＣＬＯＣＫ１の半周期の間に４番から７番までの入
力データを第２フリップフロップラッチ１２５に保持す
る。前記１０ビットの入力データの後半部が追加的なＴ
／２時間の間に第２フリップフロップラッチ１２５に保
存される。これにより、新しい１０ビットの入力データ
が第２システムクロックＣＬＯＣＫ２の位相遷移後に第
１フリップフロップラッチ１２０に保存される。
【０００６】図２は０番から９番までの入力データが第
１システムクロックＣＬＯＣＫ１のローレベルからハイ
レベルへの位相遷移により第１フリップフロップラッチ
１２０に保存され、５番から９番までの入力データが第
１システムクロックＣＬＯＣＫ１の半周期の間に第２シ
ステムクロックＣＬＯＣＫ２のローレベルからハイレベ
ルへの位相遷移により第２フリップフロップラッチ１２
５に保存されることを示し、上向き矢印は各データがＡ
ＮＤゲート１１０の論理演算を経て、ＯＲゲート１３０
を通過する時間を示す。第２フリップフロップラッチ１
２５によりセットアップ時間及びホールド時間のタイミ
ングマージンが提供されうる。
１システムクロックＣＬＯＣＫ１のローレベルからハイ
レベルへの位相遷移により第１フリップフロップラッチ
１２０に保存され、５番から９番までの入力データが第
１システムクロックＣＬＯＣＫ１の半周期の間に第２シ
ステムクロックＣＬＯＣＫ２のローレベルからハイレベ
ルへの位相遷移により第２フリップフロップラッチ１２
５に保存されることを示し、上向き矢印は各データがＡ
ＮＤゲート１１０の論理演算を経て、ＯＲゲート１３０
を通過する時間を示す。第２フリップフロップラッチ１
２５によりセットアップ時間及びホールド時間のタイミ
ングマージンが提供されうる。
【０００７】図１に示された並列−直列コンバータは米
国特許第５，７１４，９０４にもう少し説明されてお
り、前記米国特許に開示された部分は本出願の参考文献
として統合される。セットアップ時間とホールド時間の
タイミングマージンが提供されれば、並列−直列コンバ
ータは不十分なセットアップ時間及びホールド時間に起
因したエラーをなくしてもう少し速いデータ処理が可能
である。図１に示された既存の並列−直列コンバータは
遅い伝送速度ではデータエラーをなくしてその実行が可
能であったが、伝送速度が速くなりつつある現在その限
界に達している。
国特許第５，７１４，９０４にもう少し説明されてお
り、前記米国特許に開示された部分は本出願の参考文献
として統合される。セットアップ時間とホールド時間の
タイミングマージンが提供されれば、並列−直列コンバ
ータは不十分なセットアップ時間及びホールド時間に起
因したエラーをなくしてもう少し速いデータ処理が可能
である。図１に示された既存の並列−直列コンバータは
遅い伝送速度ではデータエラーをなくしてその実行が可
能であったが、伝送速度が速くなりつつある現在その限
界に達している。
【０００８】
【発明が解決しようとする課題】従って、既存の並列−
直列コンバータより一層多くのセットアップ時間とホー
ルド時間のタイミングマージンを確保して信頼性ある高
速動作のできる並列データを直列データに変換する並列
−直列コンバータが必要である。
直列コンバータより一層多くのセットアップ時間とホー
ルド時間のタイミングマージンを確保して信頼性ある高
速動作のできる並列データを直列データに変換する並列
−直列コンバータが必要である。
【０００９】本発明は上記の点に鑑みなされたもので、
その目的は、相異なる位相を有するＮ個の周波数を利用
して並列データを直列データに変換する並列−直列コン
バータ回路を提供するとことにある。さらに、本発明
は、相異なる位相を有するＮ個の周波数を利用して並列
データを直列データに変換する並列−直列コンバータ方
法を提供することを他の目的とする。
その目的は、相異なる位相を有するＮ個の周波数を利用
して並列データを直列データに変換する並列−直列コン
バータ回路を提供するとことにある。さらに、本発明
は、相異なる位相を有するＮ個の周波数を利用して並列
データを直列データに変換する並列−直列コンバータ方
法を提供することを他の目的とする。
【００１０】
【課題を解決するための手段】本発明の一形態によるＮ
ビットの並列データを直列化する回路は、第１レジス
タ、第２レジスタ、第３レジスタ及びロジックゲートを
備える。第１レジスタは、第１クロックに応答してＭ
（＜Ｎ）ビット並列データを保存する。第２レジスタ
は、前記第１クロックと異なる位相を有する第２クロッ
クに応答してＮ−Ｍビットの並列データを保存する。第
３レジスタは、前記第１クロック及び前記第２クロック
と異なる位相を有する第３クロックに応答して前記第２
レジスタから出力される並列データのｎ番目及びｎ−１
番目ビットを保存する。ロジックゲートは、前記第１レ
ジスタ及び前記第２レジスタまたは前記第３レジスタの
うち一つから出力されるＮビットの並列データ、または
前記第１レジスタと前記第２及び第３レジスタの全てか
ら出力されるＮビットの並列データを入力として受信し
てＮビットの直列データを発生する。
ビットの並列データを直列化する回路は、第１レジス
タ、第２レジスタ、第３レジスタ及びロジックゲートを
備える。第１レジスタは、第１クロックに応答してＭ
（＜Ｎ）ビット並列データを保存する。第２レジスタ
は、前記第１クロックと異なる位相を有する第２クロッ
クに応答してＮ−Ｍビットの並列データを保存する。第
３レジスタは、前記第１クロック及び前記第２クロック
と異なる位相を有する第３クロックに応答して前記第２
レジスタから出力される並列データのｎ番目及びｎ−１
番目ビットを保存する。ロジックゲートは、前記第１レ
ジスタ及び前記第２レジスタまたは前記第３レジスタの
うち一つから出力されるＮビットの並列データ、または
前記第１レジスタと前記第２及び第３レジスタの全てか
ら出力されるＮビットの並列データを入力として受信し
てＮビットの直列データを発生する。
【００１１】前記Ｎビットの並列データを直列化する回
路はそれぞれ相異なる位相を有し、前記ロジックゲート
の入力に１対ずつ入力されるＮ個の位相クロックをさら
に備える。前記ロジックゲートは、前記Ｎビットデータ
に対応するＮ個のゲートを備え、このＮ個のゲートのう
ちｎ番目のゲートにｎ番目のデータとｎ番目の位相クロ
ック及び（（Ｎ／２）＋ｎ＋１）番目の位相クロックと
が入力されることを特徴とする。前記第１クロックの位
相遷移と前記第２クロックの位相遷移間の時間は、前記
Ｎ個の位相クロックが１回ずつ位相遷移されうる時間で
あるクロックフレームの１／３であることを特徴とす
る。前記Ｎ個の位相クロックは、前記毎クロックフレー
ムごとに位相遷移され、前記第１クロック、第２クロッ
ク及び第３クロックは毎レジスタクロックフレームの間
に位相遷移され、ｎ番目のビットデータは前記レジスタ
クロックフレームの間に前記第３クロックが位相遷移さ
れた後であり、次のレジスタクロックフレームが終わる
前に直列データとして出力されることを特徴とする。前
記第２レジスタは２つのレジスタを備え、前記第２クロ
ックは相異なる時間に位相遷移される２つのクロックを
備えることを特徴とする。前記第３レジスタは、相異な
る時間に位相遷移される２つのクロックを備える前記第
３クロックに応答する２つのレジスタを備えることを特
徴とする。前記第２クロック及び前記第３クロックは、
互いに１８０度の位相差を有することを特徴とする。
路はそれぞれ相異なる位相を有し、前記ロジックゲート
の入力に１対ずつ入力されるＮ個の位相クロックをさら
に備える。前記ロジックゲートは、前記Ｎビットデータ
に対応するＮ個のゲートを備え、このＮ個のゲートのう
ちｎ番目のゲートにｎ番目のデータとｎ番目の位相クロ
ック及び（（Ｎ／２）＋ｎ＋１）番目の位相クロックと
が入力されることを特徴とする。前記第１クロックの位
相遷移と前記第２クロックの位相遷移間の時間は、前記
Ｎ個の位相クロックが１回ずつ位相遷移されうる時間で
あるクロックフレームの１／３であることを特徴とす
る。前記Ｎ個の位相クロックは、前記毎クロックフレー
ムごとに位相遷移され、前記第１クロック、第２クロッ
ク及び第３クロックは毎レジスタクロックフレームの間
に位相遷移され、ｎ番目のビットデータは前記レジスタ
クロックフレームの間に前記第３クロックが位相遷移さ
れた後であり、次のレジスタクロックフレームが終わる
前に直列データとして出力されることを特徴とする。前
記第２レジスタは２つのレジスタを備え、前記第２クロ
ックは相異なる時間に位相遷移される２つのクロックを
備えることを特徴とする。前記第３レジスタは、相異な
る時間に位相遷移される２つのクロックを備える前記第
３クロックに応答する２つのレジスタを備えることを特
徴とする。前記第２クロック及び前記第３クロックは、
互いに１８０度の位相差を有することを特徴とする。
【００１２】本発明の他の形態によるＮビットの並列デ
ータを直列化する回路は、第１レジスタ、第２レジス
タ、第３レジスタ、第４レジスタ及びロジックゲートを
備える。第１レジスタは、第１クロックに応答してＭ
（＜Ｎ）ビット並列データを保存する。第２レジスタ
は、前記第１クロックと異なる位相を有する第２クロッ
クに応答して前記並列データのＰビットを保存する。第
３レジスタは、第３クロックに応答して前記並列データ
のＱビットを保存する（ただしＭ＋Ｐ＋Ｑ＝Ｎであ
る）。第４レジスタは、前記第１クロック、第２クロッ
ク及び第３クロックと異なる位相を有する第４クロック
に応答して前記第３レジスタから出力されるデータを保
存する。ロジックゲートは、前記第１レジスタ、前記第
２レジスタ及び前記第４レジスタから出力されるＮビッ
トの並列データを入力として受信して直列データを発生
する。
ータを直列化する回路は、第１レジスタ、第２レジス
タ、第３レジスタ、第４レジスタ及びロジックゲートを
備える。第１レジスタは、第１クロックに応答してＭ
（＜Ｎ）ビット並列データを保存する。第２レジスタ
は、前記第１クロックと異なる位相を有する第２クロッ
クに応答して前記並列データのＰビットを保存する。第
３レジスタは、第３クロックに応答して前記並列データ
のＱビットを保存する（ただしＭ＋Ｐ＋Ｑ＝Ｎであ
る）。第４レジスタは、前記第１クロック、第２クロッ
ク及び第３クロックと異なる位相を有する第４クロック
に応答して前記第３レジスタから出力されるデータを保
存する。ロジックゲートは、前記第１レジスタ、前記第
２レジスタ及び前記第４レジスタから出力されるＮビッ
トの並列データを入力として受信して直列データを発生
する。
【００１３】前記第３クロックは、前記第１クロックと
同一であることを特徴とする。前記回路は、それぞれ相
異なる位相を有し、前記ロジックゲートの入力に１対ず
つ入力されるＮ個の位相クロックをさらに備えることを
特徴とする。前記ロジックゲートは、前記Ｎビットデー
タに対応するＮ個のゲートを備え、このＮ個のゲートの
うちｎ番目のゲートにｎ番目のデータとｎ番目の位相ク
ロック及び（（Ｎ／２）＋ｎ＋１）番目の位相クロック
とが入力されることを特徴とする。前記第１クロックの
位相遷移と前記第２クロックの位相遷移間の時間は、前
記Ｎ個の位相クロックが１回ずつ位相遷移されうる時間
であるクロックフレームの１／３であることを特徴とす
る。前記第２クロックの位相遷移と前記第４クロックの
位相遷移間の時間は、前記Ｎ個の位相クロックが１回ず
つ位相遷移されうる時間であるクロックフレームの１／
３であることを特徴とし、前記Ｎ個の位相クロックは前
記毎クロックフレームごとに位相遷移され、前記第１ク
ロック、第２クロック及び第３クロックは毎レジスタク
ロックフレームの間に位相遷移され、ｎ番目のビットデ
ータは前記レジスタクロックフレームの間に前記第３ク
ロックが位相遷移された後であり、次のレジスタクロッ
クフレームが終わる前に直列データとして出力されるこ
とを特徴とする。前記第３クロック及び前記第４クロッ
クは、互いに１８０度の位相差を有し、前記第３クロッ
クの活性のための位相遷移は、前記第１クロックと前記
第２クロックとの活性のための位相遷移間に生じること
を特徴とする。
同一であることを特徴とする。前記回路は、それぞれ相
異なる位相を有し、前記ロジックゲートの入力に１対ず
つ入力されるＮ個の位相クロックをさらに備えることを
特徴とする。前記ロジックゲートは、前記Ｎビットデー
タに対応するＮ個のゲートを備え、このＮ個のゲートの
うちｎ番目のゲートにｎ番目のデータとｎ番目の位相ク
ロック及び（（Ｎ／２）＋ｎ＋１）番目の位相クロック
とが入力されることを特徴とする。前記第１クロックの
位相遷移と前記第２クロックの位相遷移間の時間は、前
記Ｎ個の位相クロックが１回ずつ位相遷移されうる時間
であるクロックフレームの１／３であることを特徴とす
る。前記第２クロックの位相遷移と前記第４クロックの
位相遷移間の時間は、前記Ｎ個の位相クロックが１回ず
つ位相遷移されうる時間であるクロックフレームの１／
３であることを特徴とし、前記Ｎ個の位相クロックは前
記毎クロックフレームごとに位相遷移され、前記第１ク
ロック、第２クロック及び第３クロックは毎レジスタク
ロックフレームの間に位相遷移され、ｎ番目のビットデ
ータは前記レジスタクロックフレームの間に前記第３ク
ロックが位相遷移された後であり、次のレジスタクロッ
クフレームが終わる前に直列データとして出力されるこ
とを特徴とする。前記第３クロック及び前記第４クロッ
クは、互いに１８０度の位相差を有し、前記第３クロッ
クの活性のための位相遷移は、前記第１クロックと前記
第２クロックとの活性のための位相遷移間に生じること
を特徴とする。
【００１４】本発明の一形態によるＮビットの並列デー
タを直列化する方法は、（ａ）第１クロックに応答して
Ｍ（＜Ｎ）ビット並列データを第１レジスタに保存する
段階、（ｂ）前記第１クロックと異なる位相を有する第
２クロックに応答して前記並列データのＰビットを第２
レジスタに保存する段階、（ｃ）Ｍ＋Ｐ＋Ｑ＝Ｎの関係
にあり、第３クロックに応答して前記並列データのＱビ
ットを第３レジスタに保存する段階、（ｄ）前記第１ク
ロック、第２クロック及び第３クロックと異なる位相を
有する第４クロックに応答して前記第３レジスタから出
力されるデータを第４レジスタに保存する段階及び
（ｅ）前記第１レジスタ、前記第２レジスタ及び前記第
４レジスタから出力されるＮビットの並列データを入力
として受信して直列データを発生する段階を備えること
を特徴とする。
タを直列化する方法は、（ａ）第１クロックに応答して
Ｍ（＜Ｎ）ビット並列データを第１レジスタに保存する
段階、（ｂ）前記第１クロックと異なる位相を有する第
２クロックに応答して前記並列データのＰビットを第２
レジスタに保存する段階、（ｃ）Ｍ＋Ｐ＋Ｑ＝Ｎの関係
にあり、第３クロックに応答して前記並列データのＱビ
ットを第３レジスタに保存する段階、（ｄ）前記第１ク
ロック、第２クロック及び第３クロックと異なる位相を
有する第４クロックに応答して前記第３レジスタから出
力されるデータを第４レジスタに保存する段階及び
（ｅ）前記第１レジスタ、前記第２レジスタ及び前記第
４レジスタから出力されるＮビットの並列データを入力
として受信して直列データを発生する段階を備えること
を特徴とする。
【００１５】本発明の他の形態によるＮビットの並列デ
ータを直列化する方法は、（ａ）第１クロックに応答し
てＭ（＜Ｎ）ビット並列データを第１レジスタに保存す
る段階、（ｂ）前記第１クロックと異なる位相を有する
第２クロックに応答してＮ−Ｍビットの並列データを第
２レジスタに保存する段階、（ｃ）前記第１クロック及
び前記第２クロックと異なる位相を有する第３クロック
に応答して前記第２レジスタから出力される並列データ
のｎ番目及びｎ−１番目ビットを第３レジスタに保存す
る段階及び（ｄ）前記第１レジスタ及び前記第２レジス
タまたは前記第３レジスタのうち一つから出力されるＮ
ビットの並列データ、または前記第１レジスタと前記第
２及び第３レジスタの全てから出力されるＮビットの並
列データをロジックゲートの入力として受信してＮビッ
トの直列データを発生する段階を備えることを特徴とす
る。
ータを直列化する方法は、（ａ）第１クロックに応答し
てＭ（＜Ｎ）ビット並列データを第１レジスタに保存す
る段階、（ｂ）前記第１クロックと異なる位相を有する
第２クロックに応答してＮ−Ｍビットの並列データを第
２レジスタに保存する段階、（ｃ）前記第１クロック及
び前記第２クロックと異なる位相を有する第３クロック
に応答して前記第２レジスタから出力される並列データ
のｎ番目及びｎ−１番目ビットを第３レジスタに保存す
る段階及び（ｄ）前記第１レジスタ及び前記第２レジス
タまたは前記第３レジスタのうち一つから出力されるＮ
ビットの並列データ、または前記第１レジスタと前記第
２及び第３レジスタの全てから出力されるＮビットの並
列データをロジックゲートの入力として受信してＮビッ
トの直列データを発生する段階を備えることを特徴とす
る。
【００１６】
【発明の実施の形態】以下、添付された図面を参照して
本発明の望ましい実施形態を説明することにより、本発
明を詳細に説明する。各図面に提示された同じ参照符号
は同じ部材を示す。
本発明の望ましい実施形態を説明することにより、本発
明を詳細に説明する。各図面に提示された同じ参照符号
は同じ部材を示す。
【００１７】図３は本発明の実施形態による並列−直列
コンバータ２００を示す図面である。Ｎビットの並列デ
ータＤＡＴＡ（０，Ｎ−１）が対応する直列接続された
複数のレジスタ２１０，２２０，２３０に入力される。
複数のレジスタ２１０，２２０，２３０のそれぞれは並
列の入力データの１／３ずつを受信する。Ｎはいかなる
自然数でもよいが、説明の便宜のために１０と仮定す
る。従って、レジスタ２１０は前から４ビットの入力デ
ータＤＡＴＡ（０，３）を受信する。レジスタ２２０は
１０ビットの入力データＤＡＴＡ（０，９）のうち２番
目の１／３部分の入力データＤＡＴＡ（４，６）を受信
する。レジスタ２３０は１０ビットの入力データＤＡＴ
Ａ（０，９）のうち３番目の１／３部分の入力データＤ
ＡＴＡ（７，９）を受信する。複数のレジスタ２１０，
２２０，２３０のそれぞれはＤフリップフロップであり
うる。レジスタ２１０は第１システムクロックＣＬＯＣ
Ｋ１により駆動される。レジスタ２２０は第２システム
クロックＣＬＯＣＫ２により駆動される。レジスタ２３
０は第３システムクロックＣＬＯＣＫ３により駆動され
る。本発明の実施形態によれば、第１システムクロック
ＣＬＯＣＫ１、第２システムクロックＣＬＯＣＫ２、第
３システムクロックＣＬＯＣＫ３はシステムクロックと
同じ周波数を有するので同じ周期Ｔを有する。しかし、
第１システムクロックＣＬＯＣＫ１、第２システムクロ
ックＣＬＯＣＫ２、第３システムクロックＣＬＯＣＫ３
はそれぞれ相異なる位相を有する。もう一つのレジスタ
２４０はレジスタ２３０の出力を受信する。レジスタ２
４０は第４システムクロックＣＬＯＣＫ４により駆動さ
れる。第４システムクロックＣＬＯＣＫ４も周期Ｔを有
し、第１システムクロックＣＬＯＣＫ１、第２システム
クロックＣＬＯＣＫ２、第３システムクロックＣＬＯＣ
Ｋ３のどれとも異なる位相を有する。
コンバータ２００を示す図面である。Ｎビットの並列デ
ータＤＡＴＡ（０，Ｎ−１）が対応する直列接続された
複数のレジスタ２１０，２２０，２３０に入力される。
複数のレジスタ２１０，２２０，２３０のそれぞれは並
列の入力データの１／３ずつを受信する。Ｎはいかなる
自然数でもよいが、説明の便宜のために１０と仮定す
る。従って、レジスタ２１０は前から４ビットの入力デ
ータＤＡＴＡ（０，３）を受信する。レジスタ２２０は
１０ビットの入力データＤＡＴＡ（０，９）のうち２番
目の１／３部分の入力データＤＡＴＡ（４，６）を受信
する。レジスタ２３０は１０ビットの入力データＤＡＴ
Ａ（０，９）のうち３番目の１／３部分の入力データＤ
ＡＴＡ（７，９）を受信する。複数のレジスタ２１０，
２２０，２３０のそれぞれはＤフリップフロップであり
うる。レジスタ２１０は第１システムクロックＣＬＯＣ
Ｋ１により駆動される。レジスタ２２０は第２システム
クロックＣＬＯＣＫ２により駆動される。レジスタ２３
０は第３システムクロックＣＬＯＣＫ３により駆動され
る。本発明の実施形態によれば、第１システムクロック
ＣＬＯＣＫ１、第２システムクロックＣＬＯＣＫ２、第
３システムクロックＣＬＯＣＫ３はシステムクロックと
同じ周波数を有するので同じ周期Ｔを有する。しかし、
第１システムクロックＣＬＯＣＫ１、第２システムクロ
ックＣＬＯＣＫ２、第３システムクロックＣＬＯＣＫ３
はそれぞれ相異なる位相を有する。もう一つのレジスタ
２４０はレジスタ２３０の出力を受信する。レジスタ２
４０は第４システムクロックＣＬＯＣＫ４により駆動さ
れる。第４システムクロックＣＬＯＣＫ４も周期Ｔを有
し、第１システムクロックＣＬＯＣＫ１、第２システム
クロックＣＬＯＣＫ２、第３システムクロックＣＬＯＣ
Ｋ３のどれとも異なる位相を有する。
【００１８】並列−直列コンバータ２００はそれぞれの
入力データＤＡＴＡ（０，Ｎ−１）に対応するＮ個の３
入力ＡＮＤゲートを備える。すなわち、レジスタ２１
０，２２０，２３０，２４０を通じて対応する入力デー
タＤＡＴＡ（０，９）を受信するための３入力ＡＮＤゲ
ート２５０，２５１，．．．，２５８，２５９を備え
る。３入力ＡＮＤゲート２５０，２５１，．．．，２５
８，２５９のそれぞれの出力はＮ入力ＯＲゲート２６０
に入力される。ＯＲゲート２６０の出力は変換された直
列データＳＥＲＩＡＬ ＤＡＴＡである。３入力ＡＮＤ
ゲート２５０，２５１，．．．，２５８，２５９のそれ
ぞれに入力される３つの入力のうち一つはレジスタ２１
０，２２０，２４０から生じる対応する入力データＤＡ
ＴＡ（０，９）である。具体的に、ＡＮＤゲート２５０
は入力データＤＡＴＡ（０）を受信するためにレジスタ
２１０の直列接続されたレジスタのうち最初のレジスタ
の出力に接続される。ＡＮＤゲート２５１は入力データ
ＤＡＴＡ（１）を受信するためにレジスタ２１０の直列
接続されたレジスタのうち２番目のレジスタの出力に接
続される。同様にＡＮＤゲート２５９は入力データＤＡ
ＴＡ（９）を受信するためにレジスタ２４０の直列接続
されたレジスタのうち最後のレジスタの出力に接続され
る。
入力データＤＡＴＡ（０，Ｎ−１）に対応するＮ個の３
入力ＡＮＤゲートを備える。すなわち、レジスタ２１
０，２２０，２３０，２４０を通じて対応する入力デー
タＤＡＴＡ（０，９）を受信するための３入力ＡＮＤゲ
ート２５０，２５１，．．．，２５８，２５９を備え
る。３入力ＡＮＤゲート２５０，２５１，．．．，２５
８，２５９のそれぞれの出力はＮ入力ＯＲゲート２６０
に入力される。ＯＲゲート２６０の出力は変換された直
列データＳＥＲＩＡＬ ＤＡＴＡである。３入力ＡＮＤ
ゲート２５０，２５１，．．．，２５８，２５９のそれ
ぞれに入力される３つの入力のうち一つはレジスタ２１
０，２２０，２４０から生じる対応する入力データＤＡ
ＴＡ（０，９）である。具体的に、ＡＮＤゲート２５０
は入力データＤＡＴＡ（０）を受信するためにレジスタ
２１０の直列接続されたレジスタのうち最初のレジスタ
の出力に接続される。ＡＮＤゲート２５１は入力データ
ＤＡＴＡ（１）を受信するためにレジスタ２１０の直列
接続されたレジスタのうち２番目のレジスタの出力に接
続される。同様にＡＮＤゲート２５９は入力データＤＡ
ＴＡ（９）を受信するためにレジスタ２４０の直列接続
されたレジスタのうち最後のレジスタの出力に接続され
る。
【００１９】３入力ＡＮＤゲート２５０，２５
１，．．．，２５８，２５９のそれぞれに入力される３
つの入力のうち他の２つは１０個のサブ周波数クロック
ＣＬＫ０，ＣＬＫ１，．．．，ＣＬＫ８，ＣＬＫ９のう
ち２つである。３入力ＡＮＤゲート２５０，２５
１，．．．，２５８，２５９のそれぞれに入力される２
つのサブ周波数クロックＣＬＫ０，ＣＬＫ１，．．．，
ＣＬＫ８，ＣＬＫ９はＯＲゲート２６０に入力データＤ
ＡＴＡ（０，９）を選択的に出力するために選択され
る。すなわち、サブ周波数クロックＣＬＫ０，ＣＬＫ
１，．．．，ＣＬＫ８，ＣＬＫ９は３入力ＡＮＤゲート
２５０，２５１，．．．，２５８，２５９のうち一つだ
けを特定の時間に順次活性化させるべく３入力ＡＮＤゲ
ート２５０，２５１，．．．，２５８，２５９に接続さ
れる。
１，．．．，２５８，２５９のそれぞれに入力される３
つの入力のうち他の２つは１０個のサブ周波数クロック
ＣＬＫ０，ＣＬＫ１，．．．，ＣＬＫ８，ＣＬＫ９のう
ち２つである。３入力ＡＮＤゲート２５０，２５
１，．．．，２５８，２５９のそれぞれに入力される２
つのサブ周波数クロックＣＬＫ０，ＣＬＫ１，．．．，
ＣＬＫ８，ＣＬＫ９はＯＲゲート２６０に入力データＤ
ＡＴＡ（０，９）を選択的に出力するために選択され
る。すなわち、サブ周波数クロックＣＬＫ０，ＣＬＫ
１，．．．，ＣＬＫ８，ＣＬＫ９は３入力ＡＮＤゲート
２５０，２５１，．．．，２５８，２５９のうち一つだ
けを特定の時間に順次活性化させるべく３入力ＡＮＤゲ
ート２５０，２５１，．．．，２５８，２５９に接続さ
れる。
【００２０】図４はサブ周波数クロックのタイミング関
係を示した図面である。サブ周波数クロックＣＬＫ０，
ＣＬＫ１，．．．，ＣＬＫ８，ＣＬＫ９のそれぞれは全
て周期Ｔを有し、位相差がＴ／Ｎと表示される同じクロ
ックである。本発明の実施形態によれば、サブ周波数ク
ロックＣＬＫ０とサブ周波数クロックＣＬＫ１とはＴ／
１０の時間差を有する。ｎ番目のサブ周波数クロック
は、（Ｎ／２＋ｎ）番目のサブ周波数クロックと１８０
度の位相差を有する。すなわち、サブ周波数クロックＣ
ＬＫ０はサブ周波数クロックＣＬＫ５と１８０度の位相
差を有し、同様にサブ周波数クロックＣＬＫ１はサブ周
波数クロックＣＬＫ６と１８０度の位相差を有する。Ｎ
個のサブ周波数クロックのそれぞれは反復される毎クロ
ックフレームごとに１回遷移され、第１ないし第４シス
テムクロックＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ
３，ＣＬＯＣＫ４は１回のレジスタクロックフレームの
間に１回遷移される。ｎ番目ビットのデータ（一つのレ
ジスタクロックフレームの最後のデータ）は、レジスタ
クロックフレームの間に第４システムクロックＣＬＯＣ
Ｋ４が遷移された後で、しかし次のレジスタクロックフ
レームの前に直列データＳＥＲＩＡＬＤＡＴＡとして出
力される。
係を示した図面である。サブ周波数クロックＣＬＫ０，
ＣＬＫ１，．．．，ＣＬＫ８，ＣＬＫ９のそれぞれは全
て周期Ｔを有し、位相差がＴ／Ｎと表示される同じクロ
ックである。本発明の実施形態によれば、サブ周波数ク
ロックＣＬＫ０とサブ周波数クロックＣＬＫ１とはＴ／
１０の時間差を有する。ｎ番目のサブ周波数クロック
は、（Ｎ／２＋ｎ）番目のサブ周波数クロックと１８０
度の位相差を有する。すなわち、サブ周波数クロックＣ
ＬＫ０はサブ周波数クロックＣＬＫ５と１８０度の位相
差を有し、同様にサブ周波数クロックＣＬＫ１はサブ周
波数クロックＣＬＫ６と１８０度の位相差を有する。Ｎ
個のサブ周波数クロックのそれぞれは反復される毎クロ
ックフレームごとに１回遷移され、第１ないし第４シス
テムクロックＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ
３，ＣＬＯＣＫ４は１回のレジスタクロックフレームの
間に１回遷移される。ｎ番目ビットのデータ（一つのレ
ジスタクロックフレームの最後のデータ）は、レジスタ
クロックフレームの間に第４システムクロックＣＬＯＣ
Ｋ４が遷移された後で、しかし次のレジスタクロックフ
レームの前に直列データＳＥＲＩＡＬＤＡＴＡとして出
力される。
【００２１】３入力ＡＮＤゲート２５０，２５
１，．．．，２５８，２５９のそれぞれは、Ｎ個の３入
力ＡＮＤゲート２５０，２５１，．．．，２５８，２５
９のうち一つだけを選択的に活性化させて、直列データ
ＳＥＲＩＡＬ ＤＡＴＡとして入力データＤＡＴＡ
（０，Ｎ−１）をマルチプレキシングするために２つの
サブ周波数クロックの組合わせを３つの入力のうち２つ
として受信する。本発明の実施形態によれば、組合わさ
れる２つのサブ周波数クロックは、ｎ番目のサブ周波数
クロックと（Ｎ／２＋ｎ＋１）番目のサブ周波数クロッ
クと表現されうる。それら２信号は対応するＡＮＤゲー
トに接続される。従って、図３をさらに参照すれば、ｎ
＝０である場合、対応する３入力ＡＮＤゲート２５０は
サブ周波数クロックＣＬＫ０と（１０／２＋０＋１）番
目のサブ周波数クロック、すなわちサブ周波数クロック
ＣＬＫ６とに接続される。３入力ＡＮＤゲート２５１は
サブ周波数クロックＣＬＫ１と（１０／２＋１＋１）番
目のサブ周波数クロック、すなわちサブ周波数クロック
ＣＬＫ７とに接続される。同様に、３入力ＡＮＤゲート
２５９はサブ周波数クロックＣＬＫ９とサブ周波数クロ
ックＣＬＫ５とに接続される。
１，．．．，２５８，２５９のそれぞれは、Ｎ個の３入
力ＡＮＤゲート２５０，２５１，．．．，２５８，２５
９のうち一つだけを選択的に活性化させて、直列データ
ＳＥＲＩＡＬ ＤＡＴＡとして入力データＤＡＴＡ
（０，Ｎ−１）をマルチプレキシングするために２つの
サブ周波数クロックの組合わせを３つの入力のうち２つ
として受信する。本発明の実施形態によれば、組合わさ
れる２つのサブ周波数クロックは、ｎ番目のサブ周波数
クロックと（Ｎ／２＋ｎ＋１）番目のサブ周波数クロッ
クと表現されうる。それら２信号は対応するＡＮＤゲー
トに接続される。従って、図３をさらに参照すれば、ｎ
＝０である場合、対応する３入力ＡＮＤゲート２５０は
サブ周波数クロックＣＬＫ０と（１０／２＋０＋１）番
目のサブ周波数クロック、すなわちサブ周波数クロック
ＣＬＫ６とに接続される。３入力ＡＮＤゲート２５１は
サブ周波数クロックＣＬＫ１と（１０／２＋１＋１）番
目のサブ周波数クロック、すなわちサブ周波数クロック
ＣＬＫ７とに接続される。同様に、３入力ＡＮＤゲート
２５９はサブ周波数クロックＣＬＫ９とサブ周波数クロ
ックＣＬＫ５とに接続される。
【００２２】３入力ＡＮＤゲート２５０，２５
１，．．．，２５８，２５９に２つのサブ周波数クロッ
クが接続される時、最初のサブ周波数クロックがローレ
ベルからハイレベルに遷移されることにより、すぐにＴ
／Ｎ時間の間それぞれの３入力ＡＮＤゲート２５０，２
５１，．．．，２５８，２５９が活性化される。例え
ば、３入力ＡＮＤゲート２５０は図４の斜線部で示すよ
うにサブ周波数クロックＣＬＫ０とサブ周波数クロック
ＣＬＫ６とが同時にハイレベルである場合に活性化され
る。そして、サブ周波数クロックＣＬＫ６がハイレベル
からローレベルに遷移された後で３入力ＡＮＤゲート２
５０は非活性化される。３入力ＡＮＤゲート２５０が活
性化される時間の間、残りの全ての３入力ＡＮＤゲート
２５１，．．．，２５８，２５９は２つのサブ周波数ク
ロックのうち一つがローレベルになるので非活性化され
る。そして、図４から分かるように、３入力ＡＮＤゲー
ト２５０，２５１，．．．，２５８，２５９のそれぞれ
は一つずつＴ／Ｎ時間の間、順に活性化される。
１，．．．，２５８，２５９に２つのサブ周波数クロッ
クが接続される時、最初のサブ周波数クロックがローレ
ベルからハイレベルに遷移されることにより、すぐにＴ
／Ｎ時間の間それぞれの３入力ＡＮＤゲート２５０，２
５１，．．．，２５８，２５９が活性化される。例え
ば、３入力ＡＮＤゲート２５０は図４の斜線部で示すよ
うにサブ周波数クロックＣＬＫ０とサブ周波数クロック
ＣＬＫ６とが同時にハイレベルである場合に活性化され
る。そして、サブ周波数クロックＣＬＫ６がハイレベル
からローレベルに遷移された後で３入力ＡＮＤゲート２
５０は非活性化される。３入力ＡＮＤゲート２５０が活
性化される時間の間、残りの全ての３入力ＡＮＤゲート
２５１，．．．，２５８，２５９は２つのサブ周波数ク
ロックのうち一つがローレベルになるので非活性化され
る。そして、図４から分かるように、３入力ＡＮＤゲー
ト２５０，２５１，．．．，２５８，２５９のそれぞれ
は一つずつＴ／Ｎ時間の間、順に活性化される。
【００２３】図３に示された並列−直列コンバータによ
れば、レジスタ２１０，２２０，２３０，２４０が駆動
される時間により余裕あるセットアップ時間及びホール
ド時間が提供される。図５はレジスタ２１０，２２０，
２３０，２４０の出力端から出力されるデータのタイミ
ング図を示す。ここで、上向き矢印は各データがＡＮＤ
ゲートの論理計算を経て、ＯＲゲート２６０を通過する
時間を示す。図５を参考にすれば、第１システムクロッ
クＣＬＯＣＫ１がローレベルからハイレベルに遷移され
る時、入力データＤＡＴＡ（０，３）がレジスタ２１０
にラッチされる。そして、レジスタ２１０の出力は対応
する３入力ＡＮＤゲート２５０，２５１，２５２，２５
３に出力される。
れば、レジスタ２１０，２２０，２３０，２４０が駆動
される時間により余裕あるセットアップ時間及びホール
ド時間が提供される。図５はレジスタ２１０，２２０，
２３０，２４０の出力端から出力されるデータのタイミ
ング図を示す。ここで、上向き矢印は各データがＡＮＤ
ゲートの論理計算を経て、ＯＲゲート２６０を通過する
時間を示す。図５を参考にすれば、第１システムクロッ
クＣＬＯＣＫ１がローレベルからハイレベルに遷移され
る時、入力データＤＡＴＡ（０，３）がレジスタ２１０
にラッチされる。そして、レジスタ２１０の出力は対応
する３入力ＡＮＤゲート２５０，２５１，２５２，２５
３に出力される。
【００２４】第１システムクロックＣＬＯＣＫ１がロー
レベルからハイレベルに遷移された後に、第２システム
クロックＣＬＯＣＫ２がローレベルからハイレベルに遷
移されれば、入力データＤＡＴＡ（４，６）はレジスタ
２２０にラッチされ、レジスタ２２０の出力は３入力Ａ
ＮＤゲート２５４，２５５，２５６に出力される。第３
システムクロックＣＬＯＣＫ３がローレベルからハイレ
ベルに遷移されれば、入力データＤＡＴＡ（７，９）は
レジスタ２３０にラッチされ、第４システムクロックＣ
ＬＯＣＫ４がローレベルからハイレベルに遷移されれ
ば、入力データＤＡＴＡ（４，６）はレジスタ２３０か
らレジスタ２４０に出力され、レジスタ２４０の出力は
３入力ＡＮＤゲート２５７，２５８，２５９に出力され
る。
レベルからハイレベルに遷移された後に、第２システム
クロックＣＬＯＣＫ２がローレベルからハイレベルに遷
移されれば、入力データＤＡＴＡ（４，６）はレジスタ
２２０にラッチされ、レジスタ２２０の出力は３入力Ａ
ＮＤゲート２５４，２５５，２５６に出力される。第３
システムクロックＣＬＯＣＫ３がローレベルからハイレ
ベルに遷移されれば、入力データＤＡＴＡ（７，９）は
レジスタ２３０にラッチされ、第４システムクロックＣ
ＬＯＣＫ４がローレベルからハイレベルに遷移されれ
ば、入力データＤＡＴＡ（４，６）はレジスタ２３０か
らレジスタ２４０に出力され、レジスタ２４０の出力は
３入力ＡＮＤゲート２５７，２５８，２５９に出力され
る。
【００２５】本発明の実施形態によれば、第３システム
クロックＣＬＯＣＫ３は第１システムクロックＣＬＯＣ
Ｋ１と第２システムクロックＣＬＯＣＫ２とがローレベ
ルからハイレベルに遷移される間に、ローレベルからハ
イレベルに遷移されるべく決められ、第４システムクロ
ックＣＬＯＣＫ４は第１システムクロックＣＬＯＣＫ
１、第２システムクロックＣＬＯＣＫ２及び第３システ
ムクロックＣＬＯＣＫ３がローレベルからハイレベルに
遷移された後でローレベルからハイレベルに遷移される
べく決められる。望ましくは、第４システムクロックＣ
ＬＯＣＫ４は第１システムクロックＣＬＯＣＫ１がロー
レベルからハイレベルに遷移された後で、約２／３Ｔ時
間後にローレベルからハイレベルに遷移される。
クロックＣＬＯＣＫ３は第１システムクロックＣＬＯＣ
Ｋ１と第２システムクロックＣＬＯＣＫ２とがローレベ
ルからハイレベルに遷移される間に、ローレベルからハ
イレベルに遷移されるべく決められ、第４システムクロ
ックＣＬＯＣＫ４は第１システムクロックＣＬＯＣＫ
１、第２システムクロックＣＬＯＣＫ２及び第３システ
ムクロックＣＬＯＣＫ３がローレベルからハイレベルに
遷移された後でローレベルからハイレベルに遷移される
べく決められる。望ましくは、第４システムクロックＣ
ＬＯＣＫ４は第１システムクロックＣＬＯＣＫ１がロー
レベルからハイレベルに遷移された後で、約２／３Ｔ時
間後にローレベルからハイレベルに遷移される。
【００２６】図５に示された第１システムクロックＣＬ
ＯＣＫ１から第４システムクロックＣＬＯＣＫ４のロー
レベルからハイレベルへの遷移により、次の番の第１シ
ステムクロックＣＬＯＣＫ１のローレベルからハイレベ
ルへの遷移が行われる前に約１／３Ｔのセットアップ時
間の余裕が提供される。約１／３Ｔのセットアップ時間
の余裕はＯＲゲート２６０を通じて出力される直列デー
タの変更なく、新しい入力データがレジスタ２１０，２
２０，２３０のうちどれかに保存されるようにする。
ＯＣＫ１から第４システムクロックＣＬＯＣＫ４のロー
レベルからハイレベルへの遷移により、次の番の第１シ
ステムクロックＣＬＯＣＫ１のローレベルからハイレベ
ルへの遷移が行われる前に約１／３Ｔのセットアップ時
間の余裕が提供される。約１／３Ｔのセットアップ時間
の余裕はＯＲゲート２６０を通じて出力される直列デー
タの変更なく、新しい入力データがレジスタ２１０，２
２０，２３０のうちどれかに保存されるようにする。
【００２７】図６は第３システムクロックＣＬＯＣＫ３
と第１システムクロックＣＬＯＣＫ１とが同じクロック
であるか、少なくともローレベルからハイレベルへの位
相遷移が同時に生じる場合の本発明の実施形態によるタ
イミング図を示したものである。第１システムクロック
ＣＬＯＣＫ１と第３システムクロックＣＬＯＣＫ３の位
相が遷移された後で第２システムクロックＣＬＯＣＫ２
の位相が遷移され、第２システムクロックＣＬＯＣＫ２
の位相が遷移された後で第４システムクロックＣＬＯＣ
Ｋ４が位相遷移されれば、次の番の第１システムクロッ
クＣＬＯＣＫ１がローレベルからハイレベルに位相遷移
される前に入力データＤＡＴＡ（０，９）が３入力ＡＮ
Ｄゲートに印加されることが分かり、これは余裕あるセ
ットアップ時間及びホールド時間を提供する。
と第１システムクロックＣＬＯＣＫ１とが同じクロック
であるか、少なくともローレベルからハイレベルへの位
相遷移が同時に生じる場合の本発明の実施形態によるタ
イミング図を示したものである。第１システムクロック
ＣＬＯＣＫ１と第３システムクロックＣＬＯＣＫ３の位
相が遷移された後で第２システムクロックＣＬＯＣＫ２
の位相が遷移され、第２システムクロックＣＬＯＣＫ２
の位相が遷移された後で第４システムクロックＣＬＯＣ
Ｋ４が位相遷移されれば、次の番の第１システムクロッ
クＣＬＯＣＫ１がローレベルからハイレベルに位相遷移
される前に入力データＤＡＴＡ（０，９）が３入力ＡＮ
Ｄゲートに印加されることが分かり、これは余裕あるセ
ットアップ時間及びホールド時間を提供する。
【００２８】望ましくは、最少数のラッチを使用して余
裕あるセットアップ時間及びホールド時間を提供でき
る。本発明の実施形態では３つの追加Ｄフリップフロッ
プＤだけがさらに必要なだけである。
裕あるセットアップ時間及びホールド時間を提供でき
る。本発明の実施形態では３つの追加Ｄフリップフロッ
プＤだけがさらに必要なだけである。
【００２９】当技術分野での当業者ならば、図３に示さ
れた構造を他の実施形態に修正することにより、もう少
し余裕あるセットアップ時間及びホールド時間が提供さ
れるということが分かる。例えば、レジスタ２４０は３
ビットの代りに２ビットであったり、または４ビットで
ありうる。レジスタ２２０の出力を受信するための追加
的なレジスタがさらに備わりもする。第１システムクロ
ックＣＬＯＣＫ１ないし第４システムクロックＣＬＯＣ
Ｋ４の組合わせがローレベルからハイレベルに遷移され
る時間を修正することにより、もう少し余裕あるセット
アップ時間及びホールド時間を選択的に提供できる。
れた構造を他の実施形態に修正することにより、もう少
し余裕あるセットアップ時間及びホールド時間が提供さ
れるということが分かる。例えば、レジスタ２４０は３
ビットの代りに２ビットであったり、または４ビットで
ありうる。レジスタ２２０の出力を受信するための追加
的なレジスタがさらに備わりもする。第１システムクロ
ックＣＬＯＣＫ１ないし第４システムクロックＣＬＯＣ
Ｋ４の組合わせがローレベルからハイレベルに遷移され
る時間を修正することにより、もう少し余裕あるセット
アップ時間及びホールド時間を選択的に提供できる。
【００３０】以上により最適な実施形態が開示された。
ここで、特定の用語が使われたが、これは単に本発明を
説明するための目的から使われたものであり、意味限定
や特許請求の範囲に記載された本発明の範囲を制限する
ために使われたものではない。従って、本技術分野の当
業者ならばこれから多様な変形及び均等な他の実施形態
が可能であるという点を理解するであろう。従って、本
発明の真の技術的保護範囲は特許請求の範囲の技術的思
想により決まらなければならない。
ここで、特定の用語が使われたが、これは単に本発明を
説明するための目的から使われたものであり、意味限定
や特許請求の範囲に記載された本発明の範囲を制限する
ために使われたものではない。従って、本技術分野の当
業者ならばこれから多様な変形及び均等な他の実施形態
が可能であるという点を理解するであろう。従って、本
発明の真の技術的保護範囲は特許請求の範囲の技術的思
想により決まらなければならない。
【００３１】
【発明の効果】以上のように、本発明による並列データ
を直列データに変換する回路及び方法は、従来の並列デ
ータを直列データに変換する回路及び方法に比べて使わ
れるフリップフロップの数が減り、さらにロジックゲー
トの動作時のセットアップ時間及びホールド時間にタイ
ミングマージンがより確保される長所がある。
を直列データに変換する回路及び方法は、従来の並列デ
ータを直列データに変換する回路及び方法に比べて使わ
れるフリップフロップの数が減り、さらにロジックゲー
トの動作時のセットアップ時間及びホールド時間にタイ
ミングマージンがより確保される長所がある。
【図１】従来の並列−直列コンバータを示すブロック図
である。
である。
【図２】図１の第１及び第２フリップフロップラッチに
保持されるデータのタイミング図である。
保持されるデータのタイミング図である。
【図３】本発明の実施形態による並列−直列コンバータ
を示す図である。
を示す図である。
【図４】サブ周波数クロックのタイミング関係を説明す
るタイミング図である。
るタイミング図である。
【図５】図３の並列−直列コンバータから出力されるデ
ータのタイミング関係を説明する図である。
ータのタイミング関係を説明する図である。
【図６】本発明の他の実施形態による修正されたクロッ
クタイミングを適用する時の図３の並列−直列コンバー
タから出力されるデータのタイミング関係を説明する図
である。
クタイミングを適用する時の図３の並列−直列コンバー
タから出力されるデータのタイミング関係を説明する図
である。
２００ 並列−直列コンバータ ２１０，２２０，２３０，２４０ レジスタ ２５０〜２５９ ３入力ＡＮＤゲート ２６０ Ｎ入力ＯＲゲート
Claims (19)
- 【請求項１】 第１クロックに応答してＭ（＜Ｎ）ビッ
ト並列データを保存する第１レジスタと、 前記第１クロックと異なる位相を有する第２クロックに
応答してＮ−Ｍビットの並列データを保存する第２レジ
スタと、 前記第１クロック及び前記第２クロックと異なる位相を
有する第３クロックに応答して前記第２レジスタから出
力される並列データのｎ番目及びｎ−１番目ビットを保
存する第３レジスタと、 前記第１レジスタ及び前記第２レジスタまたは前記第３
レジスタのうち一つから出力されるＮビットの並列デー
タ、または前記第１レジスタと前記第２及び第３レジス
タの全てから出力されるＮビットの並列データを入力と
して受信してＮビットの直列データを発生するロジック
ゲートとを備えることを特徴とするＮビットの並列デー
タを直列化する並列−直列コンバータ回路。 - 【請求項２】 それぞれ相異なる位相を有し、前記ロジ
ックゲートの入力に１対ずつ入力されるＮ個の位相クロ
ックをさらに備えることを特徴とする請求項１に記載の
並列−直列コンバータ回路。 - 【請求項３】 前記ロジックゲートは、 前記Ｎビットデータに対応するＮ個のゲートを備え、こ
のＮ個のゲートのうちｎ番目のゲートにｎ番目のデータ
とｎ番目の位相クロック及び（（Ｎ／２）＋ｎ＋１）番
目の位相クロックとが入力されることを特徴とする請求
項２に記載の並列−直列コンバータ回路。 - 【請求項４】 前記第１クロックの位相遷移と前記第２
クロックの位相遷移間の時間は、前記Ｎ個の位相クロッ
クが１回ずつ位相遷移されうる時間であるクロックフレ
ームの１／３であることを特徴とする請求項２に記載の
並列−直列コンバータ回路。 - 【請求項５】 前記Ｎ個の位相クロックは、前記毎クロ
ックフレームごとに位相遷移され、前記第１クロック、
第２クロック及び第３クロックは毎レジスタクロックフ
レームの間に位相遷移され、ｎ番目のビットデータは前
記レジスタクロックフレームの間に前記第３クロックが
位相遷移された後であり、次のレジスタクロックフレー
ムが終わる前に直列データとして出力されることを特徴
とする請求項２に記載の並列−直列コンバータ回路。 - 【請求項６】 前記第２レジスタは、 ２つのレジスタを備え、前記第２クロックは相異なる時
間に位相遷移される２つのクロックを備えることを特徴
とする請求項１に記載の並列−直列コンバータ回路。 - 【請求項７】 前記第３レジスタは、 相異なる時間に位相遷移される２つのクロックを備える
前記第３クロックに応答する２つのレジスタを備えるこ
とを特徴とする請求項１に記載の並列−直列コンバータ
回路。 - 【請求項８】 前記第２クロック及び前記第３クロック
は、 互いに１８０度の位相差を有することを特徴とする請求
項１に記載の並列−直列コンバータ回路。 - 【請求項９】 第１クロックに応答してＭ（＜Ｎ）ビッ
ト並列データを保存する第１レジスタと、 前記第１クロックと異なる位相を有する第２クロックに
応答して前記並列データのＰビットを保存する第２レジ
スタと、 第３クロックに応答して前記並列データのＱビットを保
存する（ただしＭ＋Ｐ＋Ｑ＝Ｎ）の第３レジスタと、 前記第１クロック、第２クロック及び第３クロックと異
なる位相を有する第４クロックに応答して前記第３レジ
スタから出力されるデータを保存する第４レジスタと、 前記第１レジスタ、前記第２レジスタ及び前記第４レジ
スタから出力されるＮビットの並列データを入力として
受信して直列データを発生するロジックゲートとを備え
ることを特徴とするＮビットの並列データを直列化する
並列−直列コンバータ回路。 - 【請求項１０】 前記第３クロックは、 前記第１クロックと同一であることを特徴とする請求項
９に記載の並列−直列コンバータ回路。 - 【請求項１１】 それぞれ相異なる位相を有し、前記ロ
ジックゲートの入力に１対ずつ入力されるＮ個の位相ク
ロックをさらに備えることを特徴とする請求項９に記載
の並列−直列コンバータ回路。 - 【請求項１２】 前記ロジックゲートは、 前記Ｎビットデータに対応するＮ個のゲートを備え、こ
のＮ個のゲートのうちｎ番目のゲートにｎ番目のデータ
とｎ番目の位相クロック及び（（Ｎ／２）＋ｎ＋１）番
目の位相クロックとが入力されることを特徴とする請求
項９に記載の並列−直列コンバータ回路。 - 【請求項１３】 前記第１クロックの位相遷移と前記第
２クロックの位相遷移間の時間は、前記Ｎ個の位相クロ
ックが１回ずつ位相遷移されうる時間であるクロックフ
レームの１／３であることを特徴とする請求項９に記載
の並列−直列コンバータ回路。 - 【請求項１４】 前記第２クロックの位相遷移と前記第
４クロックの位相遷移間の時間は、前記Ｎ個の位相クロ
ックが１回ずつ位相遷移されうる時間であるクロックフ
レームの１／３であることを特徴とする請求項９に記載
の並列−直列コンバータ回路。 - 【請求項１５】 前記Ｎ個の位相クロックは前記毎クロ
ックフレームごとに位相遷移され、前記第１クロック、
第２クロック及び第３クロックは毎レジスタクロックフ
レームの間に位相遷移され、ｎ番目のビットデータは前
記レジスタクロックフレームの間に前記第３クロックが
位相遷移された後であり、次のレジスタクロックフレー
ムが終わる前に直列データとして出力されることを特徴
とする請求項９に記載の並列−直列コンバータ回路。 - 【請求項１６】 前記第３クロック及び前記第４クロッ
クは、 互いに１８０度の位相差を有することを特徴とする請求
項９に記載の並列−直列コンバータ回路。 - 【請求項１７】 前記第３クロックの活性のための位相
遷移は、前記第１クロックと前記第２クロックの活性の
ための位相遷移間に生じることを特徴とする請求項９に
記載の並列−直列コンバータ回路。 - 【請求項１８】 Ｎビットの並列データを直列化する方
法において、 （ａ）第１クロックに応答してＭ（＜Ｎ）ビット並列デ
ータを第１レジスタに保存する段階と、 （ｂ）前記第１クロックと異なる位相を有する第２クロ
ックに応答して前記並列データのＰビットを第２レジス
タに保存する段階と、 （ｃ）Ｍ＋Ｐ＋Ｑ＝Ｎの関係にあり、第３クロックに応
答して前記並列データのＱビットを第３レジスタに保存
する段階と、 （ｄ）前記第１クロック、第２クロック及び第３クロッ
クと異なる位相を有する第４クロックに応答して前記第
３レジスタから出力されるデータを第４レジスタに保存
する段階と、 （ｅ）前記第１レジスタ、前記第２レジスタ及び前記第
４レジスタから出力されるＮビットの並列データを入力
として受信して直列データを発生する段階とを備えるこ
とを特徴とする並列−直列コンバータ方法。 - 【請求項１９】 Ｎビットの並列データを直列化する方
法において、 （ａ）第１クロックに応答してＭ（＜Ｎ）ビット並列デ
ータを第１レジスタに保存する段階と、 （ｂ）前記第１クロックと異なる位相を有する第２クロ
ックに応答してＮ−Ｍビットの並列データを第２レジス
タに保存する段階と、 （ｃ）前記第１クロック及び前記第２クロックと異なる
位相を有する第３クロックに応答して前記第２レジスタ
から出力される並列データのｎ番目及びｎ−１番目ビッ
トを第３レジスタに保存する段階と、 （ｄ）前記第１レジスタ及び前記第２レジスタまたは前
記第３レジスタのうち一つから出力されるＮビットの並
列データ、または前記第１レジスタと前記第２及び第３
レジスタの全てから出力されるＮビットの並列データを
ロジックゲートの入力として受信してＮビットの直列デ
ータを発生する段階とを備えることを特徴とする並列−
直列コンバータ方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US27626801P | 2001-03-15 | 2001-03-15 | |
| US60/276268 | 2001-11-27 | ||
| US09/994955 | 2001-11-27 | ||
| US09/994,955 US6437725B1 (en) | 2001-03-15 | 2001-11-27 | Parallel to serial converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280908A true JP2002280908A (ja) | 2002-09-27 |
| JP3952274B2 JP3952274B2 (ja) | 2007-08-01 |
Family
ID=26957886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002068798A Expired - Fee Related JP3952274B2 (ja) | 2001-03-15 | 2002-03-13 | 並列−直列コンバータ回路及び並列−直列コンバータ方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6437725B1 (ja) |
| EP (1) | EP1241793B1 (ja) |
| JP (1) | JP3952274B2 (ja) |
| KR (1) | KR100464407B1 (ja) |
| DE (2) | DE60200963T2 (ja) |
| TW (1) | TWI272769B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8823562B2 (en) | 2012-08-10 | 2014-09-02 | Fujitsu Limited | Parallel-to-serial converter circuit |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6650260B1 (en) * | 2002-10-02 | 2003-11-18 | Northrop Grumman Corporation | Parallel to sequential message converter |
| US6781435B1 (en) * | 2003-02-03 | 2004-08-24 | Hypres, Inc. | Apparatus and method for converting a multi-bit signal to a serial pulse stream |
| KR100499157B1 (ko) * | 2003-07-29 | 2005-07-01 | 삼성전자주식회사 | 고속 직렬화기 |
| DE102004014968B4 (de) * | 2004-03-26 | 2008-09-11 | Qimonda Ag | Integrierte Schaltung mit einem Parallel-Seriell-Umsetzer und Verfahren |
| DE102006019486A1 (de) * | 2006-04-26 | 2007-10-31 | Rohde & Schwarz Gmbh & Co. Kg | Vorrichtung zur Parallel-Seriell-Wandlung von mehreren durch jeweils einen Detektor erfassten Signalgrößen |
| US7796064B2 (en) * | 2008-04-30 | 2010-09-14 | Hynix Semiconductor Inc. | Parallel-to-serial converter |
| DE102009012302A1 (de) | 2009-03-11 | 2010-09-23 | Polyic Gmbh & Co. Kg | Elektronisches Bauelement |
| KR101009349B1 (ko) * | 2009-05-18 | 2011-01-19 | 주식회사 하이닉스반도체 | 병-직렬 변환회로 및 병-직렬 변환방법 |
| US8401600B1 (en) | 2010-08-02 | 2013-03-19 | Hypres, Inc. | Superconducting multi-bit digital mixer |
| US11012087B2 (en) * | 2017-11-23 | 2021-05-18 | M31 Technology Corporation | Encoding and decoding architecture for high speed data communication system and related physical layer circuit, transmitter and receiver and communication system thereof |
| KR102644034B1 (ko) * | 2018-12-17 | 2024-03-07 | 에스케이하이닉스 주식회사 | 병-직렬 변환 회로 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146129A (ja) * | 1982-02-24 | 1983-08-31 | Usac Electronics Ind Co Ltd | 並列・直列変換回路 |
| JP2501513Y2 (ja) * | 1989-04-27 | 1996-06-19 | 日本電気株式会社 | 並列直列変換器 |
| SE515076C2 (sv) * | 1992-07-01 | 2001-06-05 | Ericsson Telefon Ab L M | Multiplexor-/demultiplexorkrets |
| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
| SE506817C2 (sv) * | 1996-06-20 | 1998-02-16 | Ericsson Telefon Ab L M | Seriell-parallell- och parallell-seriellomvandlare innefattande frekvensdelare |
| JP3699536B2 (ja) * | 1996-07-02 | 2005-09-28 | 富士通株式会社 | データ転送装置及びデータ転送方法 |
| KR20000065377A (ko) * | 1999-04-02 | 2000-11-15 | 김영환 | 가변 모드 컨버터 |
-
2001
- 2001-11-27 US US09/994,955 patent/US6437725B1/en not_active Expired - Lifetime
-
2002
- 2002-02-16 KR KR10-2002-0008323A patent/KR100464407B1/ko active IP Right Grant
- 2002-03-01 TW TW091103740A patent/TWI272769B/zh not_active IP Right Cessation
- 2002-03-04 DE DE60200963T patent/DE60200963T2/de not_active Expired - Lifetime
- 2002-03-04 EP EP02251487A patent/EP1241793B1/en not_active Expired - Lifetime
- 2002-03-04 DE DE60214411T patent/DE60214411T2/de not_active Expired - Lifetime
- 2002-03-13 JP JP2002068798A patent/JP3952274B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8823562B2 (en) | 2012-08-10 | 2014-09-02 | Fujitsu Limited | Parallel-to-serial converter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60200963D1 (de) | 2004-09-23 |
| KR20020074064A (ko) | 2002-09-28 |
| DE60214411T2 (de) | 2007-02-01 |
| JP3952274B2 (ja) | 2007-08-01 |
| KR100464407B1 (ko) | 2005-01-03 |
| EP1241793A1 (en) | 2002-09-18 |
| DE60214411D1 (de) | 2006-10-12 |
| EP1241793B1 (en) | 2004-08-18 |
| TWI272769B (en) | 2007-02-01 |
| US6437725B1 (en) | 2002-08-20 |
| DE60200963T2 (de) | 2005-08-18 |
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| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A602 | Written permission of extension of time |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
|
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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