-
Die Erfindung bezieht sich auf eine Schaltungsanordnung zur
Phasenregelung von Signalen über zwei digitale Kanäle, die je einen Rahmen TRA oder TRB
tragen, wobei diese Rahmen dieselbe Information befördern aber unterschiedlichen
Verzögerungen ausgesetzt sind in einem synchronen digitalen
Informationsblockübertragungssystem, wobei für jeden Kanal Rahmenverrieglungsmittel vorgesehen sind, die
ein Synchronsignal erzeugen in Antwort auf ein niederfrequentes Superrahmensignal und
mit Mitteln zur veränderlichen Verzögerung, die in Antwort auf das genannte
Synchronsignal mittels einer Phasenvergleichsschaltung mit einem nachfolgenden
Steuerelement gesteuert werden.
-
Jedes digitale Übertragungssystem kann durch viele Ursachen gestört
werden, wie die Unzulänglichkeit des Übertragungsmediums (beispielsweise
Funkverbindungen), durch das Vorhandensein von Rauschanteilen in dem Übertragungskanal,
durch Funkinterferenz oder durch einen Durchbruch. Die Unzulänglichkeiten machen
sich merkbar auf der Seite des Gebrauchers durch eine Fehlerrate in dem gebrachten
Bitstrom und durch Zeitperioden, in denen Übertragung unterbrochen wird, was ein
allgemeines technisches Problem herbeiführt. Wenn die Kosten des Bitstromes nicht zu
hoch sind, insbesondere bei erdgebundenen Kommunikatinsnetzwerke gibt es eine
einfache bekannte Lösung zum Lösen des obengenannten allgemien technischen
Problems in einer Verdoppelung des zu übertragenden Signals, wobei die Übertragung
des Signals über zwei einzelne Kanäle und das Selektieren des besseren Signals der
beiden Signale bei Empfang erfolgt. Die vorliegende Erfindung bezieht sich in diesem
Zusammenhang auf die Verdoppelung des digitalen Kanals, in welcher Situation das
typische Problem die Korrektur der Phase der beiden empfangenen Signale ist. Diese
Phasekorrektur ermöglicht es u.a. von einem Signal auf das Andere umzuschalten ohne
daß dabei durch Verlust des Rahmentaktes Fehler verursacht werden usw. Unter diesen
Umständen wird es möglich, von einem Signal des Rahmens TRA auf ein Signal des
Rahmens TRB so oft wie nur notwendig umzuschalten und zwar in Antwort auf die
betreffenden Fehler in jedem Rahmen ohne die Gefahr of Degradation der Übertragung
und Gebrauch der maximalen fehlerlosen Zeitperiode jeder digitalen Strecke.
-
Um die Signalentzerrung of beiden digitalen Strecken wieder herzustellen,
wobei diese Strecken dieselbe Information führen, ist bekannt, insbesondere aus dem
US Patent 4.218.654 zur Bildung einer negativen Rückkopplungsschleife zwischen dem
Ausgang und dem Steuereingang einer Schaltungsanordnung zur veränderlichen
Verzögerung, die in dem ersten orgesehen ist, während eine Steuerschaltung, die
ebenfalls dieselbe Information empfängt, die am zweiten Kanal vorhanden ist, in der
Schleife einverleibt ist. Eine derartige Anordnung führt zu inherenten Nchteilen jedes
Steuerelementes, welche die Verwickeltheit der Verwendung und die Trägheit.
-
Es ist eine Aufgabe der Erfindung eine Phasenkorrektur von Signalen mit
zwei digitalen Rahmen durchzuführen, das genau, einfach und schnell ist, wobei die
Rahmensynchronimpulse vor den Mitteln zuer veränderlichen Verzögerung entnommen
werden.
-
Weiterhin ist es eine Aufgabe der Erfindung eine Phasenkorrektur von
zwei digitalen Signalen durchzuführen unter Benutzung veränderlicher
Verzögerungsmittel, mit denen es weiterhin möglich ist, gleichzeitig eine feste zusätzliche
Verzögerung der beiden Signale einzuführen wobei diese feste Verzögerung einen
vorbestimmten Wert hat.
-
Diese Aufgaben werden erreicht und die bekannten Nachteile vermieden
durch die Tatsache, daß die Schaltungsanordnung zur Phasenregelung der
obengenannten Art das Kennzeichen aufweist, daß die Mittel zur veränderlichen Verzögerung einen
gemeinsamen doppelten Speicher aufweisen mit zyklischer Adressierung, wobei jede
Speicherstelle einen Block des Rahmens TRA und einen Block des Rahmens TRB
aufweist, welche dieselben Rangordnung innerhalb den Rahmen haben, wobei die
Adressierung in der Schreibbetriebsart erfolgt durch zwei einzelne Schreibzähler, die je
auf jedem Synchronsignal verriegelt sind und in der Lesebetriebsart durch einen
Lesezähler für jede Speicherstelle, wobei dieser Zähler einen Teil des genannten
Steuerelementes bildet, daß das genannte Rahmenverriegelungsmittel mit dem Eingang
der Schaltungsanordnung verbunden ist und zwar vor dem genannten doppelten Speicher
und daß die genannte Phasenverriegelungsschaltung aufgeteilt ist um dasjenige
Synchronsignal auf den beiden Synchronsignalen zu wählen, daß mehr verzögert ist und um
dieses Signal zu dem genannten Steuerelement zu übertragen, wobei die
Informationssignale TRA', die von dem Rahmen TRA herrühren und die Signale TRB', die von dem
Rahmen TRB herrühren, absolut synchron sind und zwar am Ausgang des genannten
Doppelspeichers.
-
Die erfindungsgemäße Schaltungsanordnung ist gemeint zum Arbeiten in
einer synchronen Umgebung, wo nur Probleme in bezug auf Jitter des Taktsignals sind,
die durch die Erfindung berücksichtigt werden. Dies ermöglicht es, daß man sich von
einer verwickelten und langsamen Steuerschleife befreien kann.
-
Die Verwendung eines zyklisch adressierenden Doppelspeichers als ein
gemeinsames Mittel zur veränderlichen Verzögerung bietet viele Vorteile. Da die Dauer
des Adressierungszyklus dieses Speichers zu der Dauer des Superrahmensignals
proportional ist, ist es dadurch möglich, Blöcke derselben Rangordnung des Rahmens
TRA und des Rahmens TRB an jede doppelte Stelle des Speichers zu unterschiedlichen
Zeitpunkten zu schreiben. Außerdem ermöglicht das Auslesen jeder auf diese Weise
eingeschriebenen Stelle am Ausgang der Schaltungsanordnung eine einwandfreie
Synchronisation für die beiden Rahmen zu erhalten die unterschiedlichen veränderlichen
Verzögerungen durch den Speicher ausgesetzt wurden. Zum einwandfreien
Funktionieren der Schaltungsanordnung ist es notwendig, daß der Speicher immer ausgelesen wird
nachdem das am meisten verzögerte Signal eingeschrieben wurde, welches zusätzliche
technische Problem durch die Erfindung gelöst wird.
-
Nch einer bevorzugten Ausführungsform, welche die Kapazität des
Doppelspeichers auf ein Minimum beschränkt und es ermöglicht, eine minimale
Verzögerung für die Rahmensignale zwischen dem Eingang und dem Ausgang der
Schaltungsanordnung zu gewährleisten, ist die Dauer des Adressierungszyklus des
Doppelspeichers gleich der Hälfte einer Periode des Supperrahmensignals.
-
Nach einer anderen bevorzugten Ausführungsform der Erfindung weist die
Schaltungsanordnung zur Phasenregelung das Kennzeichen auf, daß das genannte
Stuerelement, das den genannten Auslesezähler enthält, ebenfalls einen
Koinzidenzdetektor aufweist, der zum Vergleichen eines ausgelesenen Synchronsignals, das er von dem
genannten Auslesezähler erhält, mit dem am meisten verzögerten Synchronsignal und
zum Zuführen eines neigeladenen Signals zu dem Auslesezähler, welches Signal einen
Wert hat, der um eine vorbestimmte Anzahl M gegenüber dem niedrigen Ladewert der
zwei Schreibzähler verzögert ist, wenn die zeitabhängige Verschiebung zwischen den
beiden Signalen, die er erhält um einen vorbestimmten Wert überschreitet, der angepaßt
st an das Phasenjitter, und zwar in der Ordnung einiger zehner Bits. In dieser Version
der Schaltungsanordnung wird der Speicher mit einere festen Verzögerung ausgelesen
nachdem das am meisten verzögerte Signal in den Speicher eingeschrieben worden ist.
-
Eine bevorzugte Ausführungsform der erfindungsgemäßen
Schaltungsanordnung in bezug auf das Maskieren von Übertragungsfehlern weist das Kennzeichen
auf, daß die Schaltungsanordnung weiterhin einen Umschalter enthält, der die genannten
Informationssignale TRA' und TRB', synchronisiert zu oder herrührend von den
betreffenden Rahmen TRA und TRB, wobei dieser Umschalter durch Fehlerdetektoren
gesteuert wird, die mit dem Eingang der genannten Phasenregelungsschaltung verbunden
sind und zwar vor dem Doppelspeicher, und ein Umschaltmittel, das dazu vorgesehen
ist, den Schalter umzuschalten zu dem am wenigsten gestörten Eingangsrahmen, und
daß die vorbestimmte Anzahl M eine feste Verzögerung TF in dem Doppelspeicher
herbeiführt, wobei diese Verzögerung länger ist als die Periode erforderlich zur
Fehlerdetektion in den Rahmen TRA oder TRB mit Hilfe der Fehlerdetektoren.
-
Auf diese Weise ist es möglich, wenn die Fehler in dem empfangenen
Signal schnell detektiert werden können und wenn die beiden Kanäle nicht gleichzeitig
gestört sind, das wiederhergestellte Signal auf den nicht-gestörten Kanal umzuschalten
bevor die Störung übertragen ist.
-
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und
werden im Folgenden näher beschrieben. Es zeigen
-
Figur 1 ein Blockschaltbild der erfindungsgemäßen
Phasenregelungsschaltung,
-
Figur 2a und 2b kreisförmige Zeitdiagramme, welche die zyklische
Adressierung des Doppelspeichers nach Figur 1 erläutern,
-
Figur 3 eine schematische Darstellung der Phasenvergleichschaltung nach
Figur 1,
-
Figur 4 die elektronische Darstellung des letzten Zustandes der
Anordnung nach Figur 3,
-
Figur 5a and 5b Zeitdiagramme der Synchronsignale SYA und SYB,
Figur 5c ein Zustandsdiagramm, das es ermöglicht, die Wirkungsweise
der Machne nach Figur 4 zu erläutern,
-
Figur 6 ein Zeitdiagramm zur Erläuterung der inneren Wirkungsweise des
Steuerelementes nach Figur 1,
-
Figur 7 ein Blockschltbild der erfindungsgemäßen
Phasenregelungsschaltung, benutzt zur Maskierung von Übertragungsfehlern.
-
Figur 1 zeigt zwei digitale Kanäle (oder Strecken) 1 und 2, welche die
betreffenden Rahmensignale TRA und TRB transportieren, welche dieselbe Information
befördern aber unterschiedlichen Verzögerungen ausgesetzt sind. So wird beispielsweise
vorausgesetzt, ein 2048 kbit/s Zeitmultiplexfernsprechübertragungssystem, wobei jeder
Rahmen 32 Fernsprechkanäle aufweist mit einer Rate eines einzigen Abtastwertes,
kodiert über 8 Bits für jeden Kanal, was bedeutet: Rahmen von 256 Bits. Die maximal
angestrepte Phasenverschiebung zwischen den Signalen TRA und TRB ist groß und
kann einige hundert Rahmen werden. In dem betreffenden digitalen Beispiel ist diese
maximale Phasenverschiebung beispielsweise gleich 256 Rahmen, d.h. 65536 Bits.
-
Bei einer bekannten Version enthält das Rahmensignal reguläre
Zeitintervalle neben freien Bits, die insbesondere zur Zeitwiederherstellung benutzt werden
können. Die Erfindung benutzt eines dieser Bits zur Erzeugung eines niederfrequenten
Superrahmensignals, dessen Periode T wenigstens der doppelten maximalen
Phasenverschiebung, ausgedrückt in Bitzeit (TBI) entspricht. In dem 2048 kbit/S Rahmen ist die
Frequenz des Superrahmensignals beispielsweise gleich 15 Hz.
-
Jedes Signal TRA, TRB wird teilweise einem einzelnen
Rahmenverriegelungsmittel 3, 4 und einem gemeinsamen Mittel 5 zur veränderlichen Verzögerung
zugeführt, das durch einen Doppelspeicher gebildet wird. Der Speicher 5 ist
vorzugsweise ein Kreisspeicher vom statischen RAM-Typ mit doppelten Zugriff.
-
Jedes Rahmenverriegelungsmittel 3, 4 einer herkömmlichen Art dient
dazu, in dem Rahmensignal das Muster des niederfrequenten Supperrahmens zu
detektieren, damit es auf dieses Muster verriegelt werden kann und zum Erzeugen eines
Rahmensynchronsignals SYA, SYB in Form eines Rechtecksignals mit einer Periode
gleich T. Jedes Signal SYA, SYB wird einem Zähler 7, 8 zugeführt und diese zwei
Signale werden ebenfalls einer Phasenvergleichsschaltung 9 zugeführt. Zur
Vervollständigung des Diagramms führt die Phasenvergleichsschaltung 9 ein Impulssignal SYC
mit einer Periode T dem Steuerelement 11 zu, das durch einen Auslesezähler 12 und
einen Koinzidenzdetektor 13 gebildet wird, wobei der Letztere das Signal SYC und ein
Synchronsignal SYD erhält, das eine Periode T hat und von dem Zähler 12 herrührt und
wobei ein Wiederaufladesignal SR dem Zähler 12 zugeführt wird und zwar über eine
Leitung 14, wenn es zwischen diesen zwei Signalen keine Phasenkoinzidenz gibt. Die
Zähler 7, 8 und 12, die zyklische Zähler sind, werden zum Adressieren des Speichers 5
in der Schreib- beziehungsweise Lesebetriebsart benutzt, über Adressenbuse 15, 16 für
die Schreibmode und den Bus 17 für die Auslesemode. Wenn die Rate der Datenbits
(mit einer Periode TBI) führt ein Taktgenerator 18 ein Taktsignal H allen
Schaltungsanordnungen nach Figur 1 zu (die Verbindung mit diesen Schaltungsanordnungen sind
der Deutlichkeit der Zeichnungwegen fortgelassen). In dem Speicher 5 wird das
Taktsignal H oder vorzugsweise ein abgeleitetes Signal H', das eine Frequenz von
1/TBL der Bytes oder der Rahmen hat, welche die Datenblöcke darstellen, zum
Schreiben und Lesen der Datenblöcke benutzt. Jeder Schreibzähler 7, 8 wird auf dem
Synchronsignal SYA, SYB verriegelt, während das MBS (beispielsweise das Gewicht
16) mit der Frequenz 1/T aktiviert wird und das LSB der Frequenz der Datenbits
(Signal H). Für den Adressierungsvorgang in der Schreibmode und Lesemode ist es
möglich, alle signifikanten Bits der Zähler, wie obengenannt, zu benutzen, wobei in
diesem Fall die Kapazität des Speichers 5 der Anzahl Datenbits in einer Periode T des
Superrahmensignals entspricht. Vorzugsweise wird das MSB nicht zum Adressieren
benutzt, wodurch die Kapazität des Speichers 5 auf die Hälfte der obengenannten
Kapazität zurückgebracht werden kann. Jede Stelle 19 des Speichers ist doppelt und
enthält unmittelbar vor der Auslesung einen Block TRA und einen Block TRB, wobei
diese beiden Blöcke dieselbe Rangordnung in der durch die Superrahmensignale
bestimmte Periode haben, die einander in TRA und tRB entsprechen, wobei diesen
beiden Blöcke auf diese Weise dieselbe Information befördern nebst den
Übertragungsfehlern. Das Auslesen von jeder Speicherstelle liefert absolut synchrone Rahmensignale
TRA', TRB' an zwei Ausgangsklemmen 23, 24.
-
In den Figuren 2a und 2b ist das Adressieren des Speichers 5 in Form
eines Kreises 26 dargestellt, auf dem zu einem bestimmten Zeitpunkt T&sub0;, gesteuert
durch das Signal H' die Schreibstellen durch Pfeile angegeben sind, die durch WA, WB
bezeichnet sind für die betreffenden Eingänge der unterschiedlichen Blöcke der Rahmen
TRA und TRB, getrennt durch ein Intervall Δtp, das die rückgängig zumachende
Phasenverschiebung darstellt. Zu dem Zeitpunkt T&sub0; wird das Auslesen durch den Pfeil
R dargestellt, der gegenüber dem Schreiben des am meisten verzögerten Datensignals
um eine vorbestimmte Anzahl Blöcke M x TBL verschoben ist (in diesem Fall Signal
TRB). Die Anzahl M ist selektiert als die niedrigst mögliche Anzahl, wenn der durch
die Schaltungsanordnung beabsichtigte Gebrauch nicht eine feste Verzögerung über den
Speicher 5 einführt. Der Minimalwert von M ist abhängig von der gegenseitigen
Genauigkeit zwischen den Schreib- und Lesezeitpunkten, geschaffen durch das System,
wobei diese Genauigkeit durch das Phasen-Jitter gekoppelt wird. Figur 2b stellt
zeitabhängige ungenaue Bereiche ΔWA, ΔWB dar zum Schreiben und ΔR zum
Auslesen. Unter diesen Bedinungen soll der Wert von M in Übereinstimmung mit der
nachfolgenden Gleichung sein:
-
M x TBL> (ΔWB+ΔR/2
-
In Figur 2a sind die nächsten Schreib- und Lesezyklen durch gestrichelte
Linienfehler nahebei und ähnlich zu den Strichlinienfehlern dargestellt.
-
Der nächste Teil der Beschreibung hat zur Aufgabe, zu beschreiben, wie
die Verzögerung M x TBL der Auslesung gegenüber dem Schreiben des am meisten
verzögerten Signals für die Datensignale TRA und TRB verwirklicht werden kann.
-
Eine Ausführungsform der Phasenvergleichsschaltung 9 wird nun anhand
der Figuren 3, 4 und 5 beschrieben.
-
Die in Figur 3 dargestellte Phasenvergleichsschaltung enthält eine
Endzustandsmachine 28, welche die Synchronsignale SYA und SYB erhält und ein
logisches Signal SYR erzeugt, das den Wert "0" hat, wenn SYB gegenüber SYA
verzögert wird (siehe Figur 5a) und den Wert "1" in dem entgegengesetzten Fall (siehe
Figur 5b). Das Signal SYR ist als Schaltsteuersignal wirksam. Dazu wird dieses Signal
beispielsweise einem Eingang eines logischen UND-Gatters 29 zugeführt, dasam
zweiten Eingang das Signal SYA erhält nachdem es durch die Schaltungsanordnung 30
in ein Impulssignal umgewandelt worden ist und über einen Inverter 31 einem Eingang
einer UND-Schaltung 32 zugeführt, die dazu das Signal SYB erhält nachdem es durch
die Schaltung 34 in ein Impulssignal umgewandelt worden ist. Die Ausgänge der UND-
Schaltungen 29 und 32 werden mit den Eingängen einer ODER-Schaltung 33
verbunden, deren Ausgang ein Impulssignal SYC liefert. Aus diese Weise wird, wenn SYB
das mehr verzögerte Signal der beiden Synchronsignale ist, dieses Signal SYB durch
Impulse übertragen und im entgegengesetzten Fall ist es das Signal SYA, das
impulsweise übertragen wird.
-
Die Schaltungsanordnung 30, 34 verwandelt das Rechtecksignal SYA
beziehungsweise SYB in ein Impulssignal durch eine monostabile Aktion an dem
ansteigenden Flank oder vorzugsweise an dem absteigenden Flank des Rechtecksignals,
das empfangen wird. Die Endzustandmachine 28 nach Figur 3 kann mittels der
Schaltungsanordnung nach Figur 4 verwirklicht werden, die durch fünf
D-Flipflopschaltungen 36 bis 40, ein NOR-Gatter 42 und 4 NAND-Gatter 44, 45, 46, 47 gebildet
wird. Alle Flipflopschaltungen erhalten das Signal H an den Takteingängen. Die
Flipflop schaltung 36 erhält das Signal SYA an dem D-Eingang, der Q-Ausgang wird
mit dem D-Eingang der Flipflopschaltung 38 verbunden und mit einem Eingang des
NAND-Gatters 44 und der Q-Ausgang wird mit einem Eingang des NAND-Gatters 45
verbunden. In einer symmetrischen Ausführungsform erhält die Flipflopschaltung 37 das
Signal SYB an dem D-Eingang, wobei der Q-Ausgang mit dem D-Eingang der
Flipflopschaltung 39 und mit dem anderen Eingang des NAND-Gatters 45 verbunden ist und
wobei der Q-Ausgang mit einem zweiten Eingang des NAND-Gatters 44 verbunden ist.
Die Q-Ausgänge der Flipflopschaltungen 38 und 39 sind mit je einem Eingang des
NOR-Gatters 42 verbunden, dessen Ausgang mit den zweiten Eingängen der NAND-
Gatter 44 und 45 verbunden sind. Die NAND-Gatter 46 und 47 der Flipflopschaltung
40 sind dazu in einer Kette zwischen dem Ausgang des NAND-Gatters 44 und dem
Ausgang der Endzustandsmachine verbunden, die das Signal SYR trägt und dem Q-
Ausgang der Flipflopschaltung 40 entspricht, wobei dieser Ausgang weiterhin mit einem
zweiten Eingang des NAND-Gatters 46 verbunden ist und wobei der Ausgang des
NAND-Gatters 45 mit einem zweiten Eingang des NAND-Gatters 47 verbunden ist.
-
Die gerade obenbeschriebene Schaltungsanordnung bildet das
Zustandsdiagramm nach Figur 5c, das im Zusammenhang mit den Figuren 5a und 5b gelesen
werden kann. In Figur 5a ist das Signal SYB als verzögerte Version
(Maximalverzögerung gleich II) gegenüber dem Signal SYA dargestellt, das dem Wert SYR = 0
entspricht (siehe den rechten Teil in Figur 5c) und entspricht Paaren der folgenden
Zustände für SYA und SYB:
-
E0 = 00, E2 = 10, E3 = 11, E1 = 01.
-
In Figur 5b wird das Signal SYA am meisten verzögert, was dem
folgenden Wert entspricht SYR = 1 (der linke Teil in Figur 5c) und den Paaren der
folgenden Zustände für SYA und SYB entspricht:
-
E5 = 01, E7 = 11, E6 = 10, E4 = 00.
-
In dem Lesesteuerelement 11 (siehe Figur 1) erhält der
Koinzidenzdetektor 13 das Signal SYC und das Signal SYD, das von dem Lesezähler 12 herrührt, wobei
diese Signale in Figur 6 dargestellt sind. Das Signal SYD, das mit dem Zählzyklus des
Lesezählers synchronisiert ist, mit einer vorbestimmten Verzögerung von etwa M x
TBL (siehe Figur 2a) hat ein niedriges zyklisches Verhältnis, weit unter 0,5, und ist in
Form eines Impulssignals mit derselben Periode (T) wie SYC dargestellt, aber die
Impulsdauer länger als die von SYC. Wenn der Impuls von SYC im Laufe der
Impulsdauer von SYD erzeugt wird, wie in Figur 6 dargestellt, arbeitet die
Phasenregelschaltung auf normaler Weise wie bereits anhand der Figuren 2a und 2b beschrieben
wurde. Der Unterschied in der Impulsbreite wird derart gesteuert, daß eine maximale
Jitterausschaltung möglich wird (in der Größenordnung von einigen zehn Bits), die
zwischen dem Taktsignal H und den unterschiedlichen Signalen in der Anordnung
auftreten kann. Insbesondere zwischen den Signalen SYC und SYD. Wenn auf
alternative Weise die Impulse von SYC und SYD nicht rechtzeitig zusammentreffen wie in dem
Fall beispielsweise wenn der Anordnung Speisung zugeführt wird, wird dem
Rückstelleingang des Zählers 12 ein Neuladesignal SR in Form einer logischen "1" oder
logischen "0" zugeführt, wodurch der Impuls von SYD auf den von SYC abgestimmt
wird und gleichzeitig das Zählen der Ausleseadressen auf den Nennwert zurückgestellt
wird (Figur 2a), was in der Weise verstanden werden soll, daß der Zähler durch seine
Struktur dazu vorgesehen ist, die optimale Verschiebung zwischen Auslese- und
Schreibadresse zu schaffen wenn die Signale SYC und SYD im wesentlichen
phasengleich sind. Der Konzept und die Anordnung der Schaltungen 12 und 13 und des
Speichers 5 zum Durchführen der obenstehend beschriebenen einfachen Funktionen
dürften dem Fachmann einleuchten.
-
Durch eine einfache Einstellung zwischen dem Auslesezyklus und der
Übertragung des Signals SYD ist es dadurch möglich, den Wert von M um einen
minimalen Wert einzustellen der gerade notwendig ist um die Phase der Signale TRA,
TRB in der Form der Synchronsignale TRA', TRB' auf einen Wert, der eine zusätzliche
feste Verzögerung TF der Signale TRA', TRB' gegenüber den Signalen TRA, TRB
ohne Änderung der Struktur oder der Wirkungsweise der Schaltungsanordnung nach
Figur 1 herbeizuführen, während diese zusätzliche Verzögerungsfunktion nützlich kann
sein für bestimmte Anwendungsbereiche wie beispielsweise der nachstehend anhand der
Figur 7 noch zu beschreibenden Bereich.
-
Figur 7 stellt in 50 die Anordnung nach Fgiur 1 dar, die an den beiden
Eingängen die Signale TRA beziehungsweise TRB erhält und die Signale TRA' und
TRB' an den Selektionsklemmen eines Umschalters 51 liefert, dessen Ausgang die Stelle
eines Signals S ist, Das entweder das Signal TRA' (wie in der Figur dargestellt) oder
das Signal TRB' ist, je nach dem Zustand des Umschalters als Erfolg des Signals SC an
dem Steuereingang. Die Anordnung nach Figur 7 dient zum Maskieren von
Übertragungsfehlern.
-
Zu diesem Zweck enthält die Anordnung Fehlerdetektoren 53, 54, deren
Eingänge mit zwei Eingängen der Anordnung 50 verbunden sind und die etwaige
Fehlersignale erzeugen, die durch Schaltmittel 55 verursacht werden. Das Schaltmittel
55 dient zum Vergleichen der relativen Qualitäten der Rahmensignale TRA und TRB
die empfangen werden und zum Übertragen des Steuersignals SC in Form einer
logischen "0" oder "1"-Signals, so daß zu jeder Zeit der Zustand des Schalters 51 das
bessere der zwei an dem Ausgang des Schalters zu erzeugenden Rahmensignal TRA'
oder TRB' verursacht. Die Schaltungen 53, 54 und 55 sind dem Fachmann durchaus
bekannt und brauchen nicht detailliert beschrieben zu werden.
-
Die Tatsache, daß der Schalter 51 zu jeder Zeit umgeschaltet werden kann
ist dem Umstand der einwandfreien Synchronisation der zwei Signale TRA' und TRB'
zuzuschreiben und erfolgt also ohne Informationsverlust, was durch das Schalten an sich
verursacht werden würde. Dazu wird die Anzahl M in dieser Ausführungsform der
Erfindung auf 50 gesteuert, um eine feste Verzögerung TF einzuführen, die länger ist
als die zur Fehlerdetektion erforderliche Zeitperiode bei den Fehlerdetektoren 53 und 54
vermehrt um die Zeit notwendig zum Fehlervergleich in 55.
-
In bezug auf die zur Verwirklichung der in Figur 1 dargestellten
Schaltungsanordnung angewandte Technologie ist est möglich, für den Speicher 5 einen
statischen 256 kBit/RAM zu benutzen und die anderen Elemente 3, 4, 7, 8, 9, 12, 13
und 18 in Form einer einfachen integrierten Schaltungsanordnung zu integrieren.