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Ausgleichersystem zum Ausgleich von Laufzeitschwankungen
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und festen Rahmenverschiebungen Die Erfindung betrifft ein Ausgleichersystem
zum Ausgleich von Laufzeitswankungen und festen Rahmenverschiebungen gemaß dem Oberbegriff
des Hauptanspruches.
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Solche Verfahren bezwecken den Ausgleich von unterschiedlichen Laufzeiten
in PCM-Ubertragungssystemen zur Rahmensynchronisation und den Ausgleich von Phasenschwankungen.
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Aus der DE-OS 29 42 246 ist eine Schaltungsanordnung bekannt, die
es sich zur Aufgabe stellt, richtiges Schreiben und Lesen eines PCM-Codes auch dann
zu erögrlichen, wenn sich einem Schreibvorgang ein Lesevorgang überlagert.
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Diese Schaltungsanordnung ermöglicht jedoch keine vollflexible Abfolge
des Schreibens und Lesens. Somit wird der Zeitbereich für die Speicherzugriffmöglichkeiten
nicht voll ausgenutzt.
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In der früheren Patentanmeldung P 30 36 673.5 der Anmelderin wird
ein Verfahren zum Ausgleich von sortlaufzeiten und Laufzeitschwankungen bei der
wortweisen Verschachtelung synchroner PCM-Signale beschrieben. ci diesem Verfahren
werden die Laufzeitschwankungen durch einen Laufseitschwankungsausgleicher eliminiert
und die ldortgrenzverschiebungen in Bezug auf den Multiplexrahmen ausschließlich
durch einen sich automatisch einstellenden Worgrenzausgleicher beseitigt.
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Mit der Erfindungsgegenstäden der beiden angeführten Patentanmeldungen
ist es jedoch nicht möglich, zum variablen Laufzeitausgleich in der 3. Hierarcheistufe
(34 Mbit/s) bipolare oder MOS-RAM-Speicher einzusetzen.
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außerdem liefert das Verfahren nach P 30 36 675.5 einen zu kleinen
Hereich für die Änderung des Laufzeitausgleichs.
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Die SchKnffung einen größeren BereAies wlire unter inkaufnshme eines
höheren Bauteileaufwandes möglich. Das Verfahren würde kompliziert und teuer, da
mehr als 8 bit verarbeitet werden müßten.
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Nachteilig bei der DE-OS 29 42 246 ist das Fehlen der Synchronisierung.
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Die der Erfindung zugrunde liegende Aufgabe, Laufzeitschwankungen
und feste Rahmenverschiebungen gleichzeitig auszugleichen und damit eine Rahmensynchronisation
zu erreichen, wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen
beschrieben.
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Die mit der Erfindung erzielbaren Vorteile bestehen insbesonuere darin,
daß die Laufzeitschwankungen der einzelnen Digitalsignale und die festen Rahmenverschiebungen
zwischen einem ersten sendenden und einem zweiten empfangenden synchronen System
gleichzeitig ausgeglichen werden.
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Somit wird eine Zweitverkürzung für den Ausgleich gegenueber bekannten
Verfahren erreicht.
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Die Erfindung wird anhand von einem in Fig. 1 bei Fig. 7 dargestellten
Ausführungsbeispiel näher beschrieben.
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Es zeigen: Fig. 1 ein Blockschaltbild für die Zusammenfassung unterschiedlicher
Eingangs systeme Fig. 2 eine zeitliche Darstellung einlaufender Digitalsignale eines
Übertragungssystems (1. Ordnung; 2 Mbit/s) Fig. 7 ein Blockschaltbild für ein Ausgleichersystem
nach der Erfindung Fig. 4 ein Impulsdiagramm für die Erzeugung von Schreibun Leseimpulsen
Fig.
5 Impuladiagramme von Auswirkungen verschiedener Phasenlagen der Schreib- und Leseanforderungen.
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Fig. 6 eine Darstellung zur Erläuterung der erforderlichen Speichergröße
Fig. 7 die Synchronisation des Schreibzählers.
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In einem synchronen Übertragungsnetz sind die von den Übertragungsleitungen
kommenden Eingangsbitströme I'1 .. I'n taktsynchron. Durch die charakteristischen
Eigenschaften der Übertragungsleitungen (z.B. unterschiedliche Kabellänge, Art usw.)
entstehen jedoch Rahmenverschiebungen. Zusätzlich werden Laufzeitschwankungen durch
Temperaturschwankungen hervorgerufen. Deshalb ist der Empfsngszeitpunkt der einlaufenden
Eingangsbitströme I'1,..I'n in einem Vermittlungssystem nicht genau bestimmbar.
Um nun diese von verschiedenen Leitungen eintreffenden Bitströme vermitteln und/oder
synchron multiplexen zu können, müssen zunächst die Laufzeitachwankungen und die
jeweiligen Rahmenverschiebungen eliminiert werden. Dadurch entsteht ein Rahmensynchronismus,
so daß eine fehlerfreie Weiterversrbeitung der Ritströme erfolgen kann.
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Das Prinzip des Zusammenfassens der von verschiedenn bzw tragungaleitungen
ÜL1 .. ÜLn ankommenden Eingangsbitströme I'1 .. I'n wird anhand der Fig. 1 und Fig.
2 naher erläutert. In Fig. 1 ist ein Blockschaltbild der Zusammenfassung mehrerer
Infcrmaticnsbitströme I1 .. In dargestellt. Die Informationsbitströme 11 .. In kommen
aufgrund der unterschiedlichen Eigenschaften der einzelnen Übertragungsleitungen
ÜL1 .. ÜLn zeitlich unterschiedlich und mit unterschiedlichen Phasen als Eingangsbitströme
I'1 .. I'n an. Mit dem Ausgleichersystem A1 .. An nach der Erfindung werden diese
Eingangabitatröme 1,1 .. I'n synchronisiert, sodaß am Eingang des zweiten Systems
(z. 3. vermittlung V) zueinander synchrone serielle
Informationsbitströme
I "1 .. I''n zur Verfügung stehen.
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Die Fig. 2 Zeile 1 zeigt den Vermittlungrahmen (die Kanäle 1 bis 32)
eines 2 Mbit/s-PCM Systems. Die Eingangsbitströme I'i .. I'n,die von den Übertragungsleitungen
ÜLl .. ÜLn kommen, haben gegenüber dem Vermittlungsrahmen eine zeitliche Verschiebung
#1 .. #2,herrührend von den festen Laufzeiten der Übertragungsleitungen UL1 .. ÜLn.
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Außerdem sind die Eingangsbitströme I'1 .. I'n mit langsamen Laufzeitäderungen
und Jitter (###1 # J1 bis ###n # Jn) behaftet (Fig. 2, Zeile 2-3).
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Die zeitlich verschohenen Eingangsbitströme I'1 .. I'n werden mit
Hilfe des Ausgleichersystems Al .. An nach der Erfindung mit Hilfe eines zentralen
Taktes Tz fur die weitere Verarbeitung (Vermittlung oder Multiplexer) synchronisiert
(Fig. 2, Zeile 4-5). Die im Ausgleichersystem Al .. An bereitstehenden Eingangsbitströme
I'1 .. I'n werden mit dem Leitungstakt TL1 .. TLn in einen Speicherplatz des Ausgleichersystems
Al .. An eingeschrieben (Fig. 2, Zeile 2-3). Von dort werden die seriellen Informationsbitströme
I''1 .. I''n gemeinsam durch eine vom zentralen TaRt Tz gebildete Adresse RDA (Fig.
2, Zeile 1) ausgelesen (Fig. 1).
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Fig. 3 zeigt ein Blockschaltbild nach der Erfindung. Den Eingang zu
dem Ausgleichersystem A1 .. An bildet ein 8bit Serien-Parallelandler SPW1. Die Eingangsbitströme
I'i .. I'n werden in diesen 8bit Serien-Parallelwandler SPW1 eingeschrieben und
dann 8-bitweise als Pakete in einen ersten Zwischenspeicher ZSPI übernommen. Damit
sind die Eingangsbitströme I'1 .. I'n in Pakete von 8 bit aufgeteilt und zum Einschreiben
in einen Informationsspeicher SP3 aufbereitet.
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Die 8-bit-Pakete entsprechen jedoch zunächst nicht den zeitlich zusammengehörigen
8-bit-Wörtern der Eingangsbitatröme I'1 .. I'n, die von den Übertragungslei tungen
ÜL1 .. ÜLn kommen. Deshalb muß der Übernahmeimpuls für die 8-bit-Pakete synchronisiert
werden. Sobald ein entsprechendes Synchronwort SWL durch den Synchronwortdecodierer
SWD erkannt ist, wird durch den Loadeingang LE der Eingangszähler Z1 (3-bit-Zahler)
neu progremmiert. Das Ende des decodierten Synchronwortes entspricht den zeitlich
zusammengehörigen Wortgrenzen. So werden das Zahlerende, das Synchronwort SWL und
die Wortgrenze in die gleiche Lage gebracht, d.h., der Singangszahler Z1 wird auf
die Wortgrenze synchronisiert und die 8-bit-Pakete entsprechen den zusammengehörigen
8-bit-Wörtern der wingangabitatröme I'1 .. I'n. Es ist nicht erforderlich, die Eingangsbitströme
I'i .. I'n in den Informationsspeicher SP3 sofort nach der Übernahme vom Serien-Parallelwandler
SPW1 in den ersten Zwischenspeicher ZSP1 einzuschreiben. Dies muß erst innerhalb
der nachsten 8 Talctperioden erfolgen, bevor das näch@te 8-bit-Paket vom Serienparallelwandler
SPW1 in den Zwischenspeieher ZSP1 übernommen wird. Entsprechendes geschieht beim
Auslesen.
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Die gespeicherten 8-bit-Wörter müssen nach dem Auslesen wieder in
einen seriellen Informationsbitstrom I''1 zurückgewandelt werden. Dies erfolgt in
einem Parallel-Serienwandler PSW2. Bin zweiter Zwischenspeicher ZSP2 dient, entsprechend
wie beim Einschreiben, zur Verlangerunb des Zeitbereiches, innerhalb dessen die
8-bit-Wörter aus dem Informationsspeicher SP3 ausgelesen werden miissen.
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Der Parallel-Serienwandler PSW2 übernimmt die 8-bit-Pakete aus dem
zweiten Zwischenspeicher ZvP? zu dem Zeitpunkt, zu dem sie gebraucht werden. Die
nächsten 8-bit-Pakete können vom Speicher SP3 direkt an den Zwischenspeicher ZSP?
abgegeben
werden, wenn die vorherigen Daten gerade ausgelesen worden sind oder in der Zeitspanne
zwischen zwei Übernahmen der 8-bit-Wörter von dem zweiten Zwishenspeicher ZSP2 in
den Parallel-Serienwandler PSW2.
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So ergibt sich jedesmal ein Bereich von 8 Taktperioden.
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Der hahmensynchronismus wird, wie in Fig. 1 und 2 dargestellt, durch
die Synchronisation des Schreibadressenzählers lTZ und des Informationsspeichers
SP3 erreicht.
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Die einzelnen 8-bit-Pakete werden mit der Adresse des Schreibadressenzählers
WZ in die Ausgleichersysteme A1 .. An eingeschrieben. Das Auslesen aller Ausgleichersysteme
Al .. An erfolgt parallel mit einer vom Vermittlungazähler RZ gebildeten Adresse.
In jeder 8-bit-Taktperiode muß zwischen zwei Schreibanforderungen WA je einmal ein
Schreibvorgang und je einmal ein Lesevorgang angefordert und ausgeführt werden.
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Anhand der Fig. 3 bis Fig. 5 wird die Erzeugung der Schreib- und Leseimpulsc
WR; RD beschrieben.
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Als Schreibanforderung WA wird der Impuls des Eingangszählers Z1,
der mit der Wortgrenze iibereinstimmt, genommen. Dieser Impuls bzw. die Schaltflanke
des bits 2' des Eingangzählers Z1 von "L" auf "O" dient als Übernahmetakt des ersten
Zwischenspeichers ZSP1 und schaltet gleichzeitig die Kippstue FF1 von "O" auf "L".
Die Leseanforderung RA, die gleichzeitig der Eingabetakt des Paranel-Serienwandlers
PSW2 ist, wird aus der letzten Taktposition des Lesezählers RZ vor einem Wechsel
der Leseairesse RDA gebildet.
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Die Lese- bzw. Schreibanforderung RA;WA wird mit dem zentralen Takt
Tz, der als Bezugstakt zur Verfügung steht, in die Kippstufe FF2 bzw. FF6 übernommen.
Damit
sind die Read- und Write-Anforderungen zum Bezugssystem in
den bistabilen Kippstufen FF2 bis FF9 synchron.
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Die Lese- und Schreibanforderungen RA;WA können in beliebiger Reihenfolge
eintreffen. In den Kippstufen FF-' und FF6 werden die Lese- und Schreibanforderungen
RA;WA mit eventueller Wartezeit bereit gehalten. Danach werden die Les- und Schreibanforderungen
RA;WA abgearbeitet.
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Daraus ergeben sich der Schreib-WR bzw. Leseimpuls RD.
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Die restlichen Kippstufe FF2; FF5; FF7 bis FF9 werden zur Steuerung
der Impulsbreite benötigt. Je mehr dieser Kippstufe vorhanden sind, desto breiter
kann der Impuls gewählt werden.
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Die drei Gatter G1 bis G3 verhindern die gleichzeitige Auführung der
Lese- und Schreibanforderungen RA;WA. Die zuerst ankommende Lese- oder Schreibanforderung
RA;WA hat Priorität, jede nachfolgende Lese- oder Schreibanforderung RA;W wartet
bis zum Bearbeitungsende der ersten. Erscheinen zwei in den Eippstufen FF2 und FF6
(Bezugssystem) synchronisierten Lese- oder Schreibanforderungen RA oder WA gleich.-zeitig,
wird eine Priorität gesetzt. Die Schreibanforderung WA erhalt Priorität, wcil hier
die Steuerung des Informationsspeichers SP3 mit dem Takt der Leseseite betrieben
wird und daher die Schreibanforderung WA über die Kippstufe FF1 und FF2 schon bis
zu einem Takt verzögert sein kann, d.h., in der Regel schon etwas älter als die
Leseanforderung RA ist. Die Leseanforderung RA wird nur dann verarbeitet, wenn keine
Schreibanforderung WA abgearbeitet wird, keine Schreibanforderung WA gleichzeitig
erscheint, aber eine Leseanforderung RA, mit dem zentralen Takt Tz entstanden, ansteht.
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Dicc wird dann mit um 1/2 Periode verschobenen zentralen Takt Tz in
die Kippstufe FF3 eingelesen und in die weiteren bistabilen Kippschaltungen FF4
bis FF9 übernommen.
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Fig. 4 zeigt das Impulsdiagramm für die Erzeugung der Lese- und Schreibimpulse
RD;WR. Es ist vorteilhaft, für die Lese- und Schreibimpulse RD;WR eine relative
Taktbreite von 2,5 zu wählen, um dadurch die Speicherzugriffszeit besser zu nutzen.
Dieser Faktor wird vorzugsweise bei höheren Takgeschwindigkeiten verwendet. Bei
höheren Takgeschwindigkeiten war es bisher nicht möglich in höheren Hierarchiestufen
(z.B. 34 Mbit/s) mit bipolaren oder MOS + RAM-Speichern zu arbeiten, da dabei die
Taktgeschindigkeit um das 2,5-fache herabgesetzt wird.
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Die Lese- und Schreibimpulse RD;WR übertragen dann 5 bit, die übrigen
3 bit werden als Störsicherheitsabstand zwischen beiden Impulsen benötigt. Mit der
positiven Flanke der Schreibanforderung WA (Fig. 4 Zeile 1) wird die Kippstufe FF1
gesetzt (Fig. 4 Zeile 2). Diese Information wird durch eine negativ flankengetriggerte
bistabile Kippstufe FF2 mit dem zentralen Takt Dz (Fig. 4 Zeile 3) übernommen (Fig.
4 Zeile 4). Mit der nächsten positiven Flanke der Schreibanforderung) WA wird mit
dem zentralen Takt Tz die vorige Information von Kippstufen FF2 in die Kippstufe
FF3 übernommen, Kippstufe FF1 mit dem negierten Ausgangsimpuls der Kippstufe FFX
gelöscht (Fig. 4, Zeile 5 und 6) und fiir die nächste Lese- oder Schreibanforderung
RÄ;WA vor'bereitet. Der negierte Ausgang der Kippstufe FF3 wird als Schreibimpuls
WR verwendet. Die folgenden positiven Flanken der Schreibanforderungen WA setzen
die Kippstufen FF4 und FF5.
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Das Ausgangssignal der Kippstufe FF5 wird zum Eingang K der Kippstufe
FF2 zurückgeführt. Mit der nächsten negativen Flanke des zentralen Taktes Tz - nachdem
die Kippstufe FF5 positiv wurde - wird die Kippstufe FF,- gelöscht und dmtt auch
die Kippstufen FF3 bis Fi'5. Dieser Zustand bleibt bis zur nächsten Schreibanforderung
WA bestehen.
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Die Leseanforderung RA (Fig. 4 Zeile 8) wird von der negativen Flanke
des zentralen Taktes Tz in die Kippstufe FF6 übernommen und wegen des anstehenden
Schreibimpulses WR für die Zeit atl gespeichert und somit verzögert (Fig. 4 Zeile
10). Erst nach Ende des Schreibimpulses WR - der Ausgang Q der Kippstufe FF2 geht
wieder auf "Null-" wird die Kippstufe FF7 auf "1" gesetzt und der Leseimpuls RD
durch die Kippstufe FF7 bis FF9 erzeugt.
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Entsprechend wird der Schreibimpuls l.R von der Kippstufe FF3 bis
FF5 erzeugt.
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Die Kippstufen FF3 bis FF5 bzw. FF7 bis FF9 dienen zur Formung und
Längenbestimmung des Schreib- bzw. Leseimpulses WR;RD.
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Fig. 5 zeigt die Reaktion auf die verschiedenen Phasenlagen der Schreib-
und Leseimpulse WR;RD. Es wird dabei von dem Zeitpunkt ausgegangen, zu dem entweder
die Lese-oder die Schreibanforderung RA;WA für den Informationsspeicher SP3 wirksam
wird. Gleichzeitiges Lesen und Schreiben ist bei dem als Direktzugriffsspeicher
ausgebildeten Informationsspeicher SP3 nicht zulässig, da dieses einen Informationsverlust
ergibt.
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In Zeile 1 der Fig. 5 ist die Leseanforderung Rn und in Zeile Zeile
2 der Fig. 5 der zentrale Takt Tz für dic einzelenen in Zeile 3 bis Zeile 22 gezeigten
möglichen vier verschiedenen Phasenlagen der Lese- und Schreibanforderungen RA;WA
dargestellt.
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Fig. 5 Zeilen 3 bis 7 zeigen den Fall, daß die Schreibanforderung
WA und die Leseanforderung RA nicht gleichzeitig und nicht unmittelbar hintereinander
eintreffen.
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Die Schreibanforderung WA (Zeile 3) trifft erst nach Ende des Leseimpulses
RD (Zeile 6) ein. Die Schreibanforderung WA kann somit ohne Verzögerung verarbeitet
werden.
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Fig. 5 Zeilen 8 bis 12 stellt die Möglichkeit dar, daß die Schreibanforderung
WA kurz nach der Leseanforderung RA eintrifft. Es wird zuerst der Leseimpuls RD
(Zeile ii) und danach der Schreibimpuls zur (Zeile 12) gebildet. Da die Leseanforderung
RA zuerst abgearbeitet wird, erfährt der Schreib impuls WR vom Zeitpunkt der Schreibanforderung
WA an bis zur Verarbeitung eine Zeitverzögerung #t1.
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In Fi[. 5 Zeile 13 bis 17 ist der umgekehrte Fall gezeigt. Es kommt
zuerst die Schreibanforderung WA, danach die Leseanforderung RA. Um dem Schreibvorgang
ausführen zu können, muß der Leseimpuls RD um die Zeit #t2 verzögert werden.
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In Fig. 5 Zeilen 18 bis 22 ist der Fall dargestellt, bei dem die Lese-
und die Schreibanforderung WA;RA zeitlich zusammenfallen. Die Anforderung aus dem
ersten sendenden System wird dann zuerst -bearbeitet, d.h.
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die Schreibanforderung WA erhält Priorität vor der Leseanforderung
RA. Der Leseimpuls RD wird also um die Zeit #t3 verzögert.
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Somit wird ein Ausgleich der Laufzeitschwankungen der einzelnen Informationsbits
durch eine dynnmische Verzägerung hergestellt, die sich durch die jeweiligen Verzögerungen
#t1 bis #t3 zwischen Anforderung und Ausfahrung ergibt.
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Diese Verzögerung ist immer kleiner als eine 8-bit-Taktperiode und
kann somit nicht zu Störungen führen.
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Sie ist nicht an einen bestimmten Impuls oder Zeit punkt gebunden
wie in dem in Patentschrift DE-OS 29 42 246 beschriebenen Verfahren.
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Die Synchronisation des Schreibadressenzählers WZ und die Bestimmung
der benötigten Speichergröße des Informationsspeichers SP3 wird anhand Fig. 6 und
Fig. 7 näher beschrieben.
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Zur Synchronisation zwischen Schreibzähler WZ und Lesezahler RZ und
zur Ausgleichung von Laufzeitänderungen der Digitalsignale, müssen Schreib- und
Lesezähler WZ;RZ bestimmte Bedingungen erfüllen.
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Anhand Fig. 6 wird die erforderliche Speichergröße S für den Informationsspeicher
5p3 erläutert.
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In der Suchphase des Schreibadressenzählers WZ wird das von der Leitung
kommende, in Fig. 6s an der Stelle 2 stehende Syvchronwort SWL erkannt und somit
der Schreibadressenzähler WZ synchronisiert.
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Der Bereich 1 bis 3 in Fig. 6a ist der Unsicherheitsbereich für zukünftige
eintreffende Synchronworte SWL unter der Berücksichtigung der veränderlichen Laufzeit,
einschließlich Jitter. Danach kann das Vermittlungssynchronwort SWRZ an einer beliebigen
Stelle des Lesezählers RZ sein. Das zugehörige Vermittlungssynehronwort SWRZ liegt
frühestens nach dem Unsicherheitsbereich 1 bis 3 in Fig. 6a, spätestens um den Betrag
der maximalen festen Laufzeit verschoben oder nach der Position 4, wenn als msx.
feste Laufzeit der Rahmen R gefordert wird.
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Die Verzögerung eines erkannten Synchronwortes SWL des Schreibadressenzählers
WZ liegt somit minimal ##min und maximal sRmax.
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Die von den Übertragungsleitungen ÜL1 .. ÜLn kommenden Eingangsbitströme
I'1 .. I'n werden in den Informationsspeicher SP3, der über einen wahlfreien Zugriff
verfügt, abgespeichert. Dieser Informationsspeicher SP3 wird zyklisch genutzt; daraus
folgt, deß vor dem Auslesen kein neues Einschreiben erfolgen darf.
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Fig. 6b zeigt in anderer Darstellungsweise den selben Sachverhalt
wie Fig. 6a. Durch Fig. 6b wird deutlich ersichtlich, daß, wenn bei Position 1 neu
eingeschrieben wird, bei Position 4 bereits ausgelesen sein muß. Daraus erbibt sich
als erforderliche Speichergröße S für den Informationsspeicher SP3 S#2## + R. Bleibt
man für ein maximales ## bei ##<½ R, was in der Praxis immer erfüllbar ist, so
ist die Bedingung S.> R + + 2## mit einer für die Praxis günstigen Speichergröße
S von S . 2R immer erfüllt. Der Informationsspeicher SP3 enthält somit zwei Rahmen,
die als gerader Rahmen RO und ungerader Rahmen R1 bezeichnet sind.
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Fig. 7 zcigt ein Beispiel für die Synchronisation des Schreibadressenzählers
WZ.## ist mit ##=¼ R angenormen. Die Bedingung S# # R + 2## ist mit S = 2 R erfüllt.
Durch den Lesezähler RZ liegt das Rahmenraster (PCM 30 Rahmen) fest. Der Rahmen
hat 28 bit.
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Die Adressenzuordnung vom Lesezähler RZ liegt fest.
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Die Einteilung in gerader Rahmen RO und ungerade Rahmen Rl wird durch
das bit 28 des Besezahlers RZ Vorgenommen.
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Der zwei Rahmen R umfassende Informationsspeicher SP ist somit in
zwei Speicherhälften 0 und 1 für den uneraden Rahmen RO und den geraden Rahmen R1
vc'n jeweils 28 bit aufgeteilt. Das Einschreiben der Eingangsbitströme I'1 .. I'n
eines beliebigen Rahmens in eine der beiden Speicherhälften G oder 1 und. damit
seine Festlegung als gerader Rahmen RO oder ungerader Rahmen Ri erfolgt so, daß
die Verzögerung zwischen minimal ##= 1/4 R und maximal R +## liegt. Dieses wird
bei der Synchronisation des Schreibadressenzählers WZ mit durchgeführt.
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Je nach Position des Lesezählers RZ während des Vorhandenseins des
an beliebiger Stelle auftletel.en Synchronwort SWL, muß also das Synchronwert SWL
als SWLO oder SWL1 deklariert werden. Die jeweiligen Bereiche sind in Zeile 3 der
Fig. 7 dargestellt.
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Aus dem Zustand des Lesezählers RZ kann auf die Deklsrationabereiche
geschlossen werden.
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In den Zeilen 4 bis 6 der Fig. 7 ist der Zustand der drei höchsten
bit des Lesezählers RZ dargestellt. Bei dem gewählten Beispiel muß in den Bereichen
zwischen den Positionen 2 - 3 und 4 - 5 (Fig. 7 Zeile 3) auf Gleichheit des Rahmens
R im Schreibadressenzähler WZ und Lesezähler RZ und in dem dazwischenliegenden Bereich
auf Ungleichheit des Rahmens R gesetzt werden.
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Die Entscheidung Ungleichheit/Gleichheit entspricht der NAND-Funktion
über bit 26 und bit 27 des Lesezählers RZ (Fig. 7 Zeile 7). Die Exor-Verknüpfung
ig. 7 Zeile 9) des Signals der Zeile 7 in Fit. 7
mit dem bit 28
des Lesezählers RZ (Fig. 7 Zeile 8) ergibt die Auftellung der Synchronworte SWL
in gerade Synchronworte SWLO und ungerade Synchronworte SWL1 entsprechend den Deklarationsbereichen
in Zeile 3 der Fig. 7. Dieses so entstanaene Deklarationsbit (Fig.7 Zeile 9) wird
bei der einmaligen Synchronisation mit dem Synchronwort SWL in dem höchsten Adressenbit
28 des Schreibadressenzählers WZ vorprogrammiert.