DE3142708C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff von Patentanspruch 1.

Bei einer bekannten Schaltungsanordnung (DE-AS 20 48 734) sind zwei Vermittlungsstellen über eine vier­ drahtmäßig betriebene PCM-Übertragungsleitung mit­ einander verbunden. An dem empfangsseitigen Ende der Übertragungsleitung ist jeweils eine Ausgleichs­ schaltung in Form eines Pufferspeichers vorgesehen. Werden die beiden Vermittlungsstellen mit voneinander unabhängigen Frequenzen betrieben, so sind die Puffer­ speicher nötig, weil die Koppelnetzsteuerung jeweils mit dem Takt der eigenen Vermittlungsstelle arbeitet und deshalb nur solche ankommenden Sprachproben verarbeiten kann, die mit diesem Takt in Phase sind. Auch bei synchronem Betrieb der beiden Vermittlungs­ stellen sind die Pufferspeicher nötig, da durch Laufzeit­ veränderungen verursachte Schwankungen in der Pha­ se der ankommenden Zeichen ausgeglichen werden müssen.

Ein Ausgleich von Signallaufzeiten kann auch inner­ halb einer Fernsprech-Nebenstellenanlage erforderlich sein, in der digitale Signale - z. B. PCM-Sprachproben oder auch Daten - zwischen zwei räumlich voneinan­ der getrennten Funktionseinheiten oder Modulen aus­ getauscht werden, obwohl beide Funktionseinheiten durch einen zentralen Taktgenerator mit Taktimpulsen versorgt werden, so daß einander entsprechende Schal­ tungsteile in beiden Funktionseinheiten theoretisch ab­ solut synchron laufen. Solche Funktionseinheiten kön­ nen z. B. Koppelfelder sein, die in verschiedenen Gestel­ len der Nebenstellenanlage untergebracht sind. Diese Funktionseinheiten enthalten etwa Teilnehmerschaltun­ gen, Verbindungssätze und Zusatzeinrichtungen.

Bei bekannten Schaltungsanordnungen müssen Gat­ terlaufzeiten und durch unterschiedliche Längen der Übertragungsleitungen entstehende Verzögerungen ausgeglichen werden, indem mittels besonderer Verzö­ gerungsglieder ein Laufzeitabgleich durchgeführt wird. Der Abgleich ist für jede Anlage erneut durchzuführen.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung für die serielle Übertragung digi­ taler Nachrichtensignale zu schaffen, die solche Ab­ gleicharbeiten entbehrlich macht.

Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 gekennzeichnete Schaltungsanord­ nung gelöst.

Durch einen besonders einfachen Aufbau zeichnet sich eine erfindungsgemäße Schaltungsanordnung aus, die die Merkmale des Patentanspruchs 2 aufweist.

Die Vorteile der Erfindung liegen insbesondere darin, daß zum Ausgleichen der Verzögerung der zwischen den Funktionseinheiten übertragenen Nachrichtensi­ gnale im wesentlichen nur zwei zusätzliche Taktleitun­ gen benötigt werden, die der empfangenden Funktions­ einheit die Taktsignale der sendenden Funktionseinheit übermitteln.

Im folgenden wird anhand der Zeichnung ein Ausfüh­ rungsbeispiel der Erfindung erläutert. Es zeigt

Fig. 1 zwei durch eine Übertragungsleitung verbun­ dene Funktionseinheiten einer Fernmeldeeinrichtung mit einer erfindungsgemäßen Schaltungsanordnung;

Fig. 2 der Erläuterung der Funktion der Schaltungs­ anordnung nach Fig. 1 für den Fall, daß bei der Übertra­ gung keine Signalverzögerungen auftreten, dienende Impulsdiagramme und

Fig. 3 entsprechende Impulsdiagramme in dem Fall, daß bei der Übertragung Signalverzögerungen auftre­ ten.

Aus Fig. 1 sind zwei Funktionseinheiten M 1 und M 2 einer modular aufgebauten PCM-Vermittlungseinrich­ tung ersichtlich. Diese Funktionseinheiten M 1 und M 2 - im folgenden auch als Module bezeichnet - sind durch eine Übertragungsleitung ÜL miteinander ver­ bunden, auf der die Nachrichtensignale in serieller Form übertragen werden. Die zu übertragenden digitalen Nachrichtensignale können z. B. pulscodemodulierte Sprachproben oder auch Daten der unterschiedlichsten Art sein. Zur besseren Übersichtlichkeit ist in der Zeich­ nung nur die von dem Modul M 1 zu dem M2 führende Übertragungsleitung ÜL dargestellt; für die Nachrich­ tenübertragung von M2 nach M1 ist ebenfalls eine solche Übertragungsleitung vorhanden.

Ein zentraler Taktgenerator ZTG ist über Taktleitun­ gen TL mit einem Taktempfänger und -verteiler TEV in dem Modul M 1 und mit einem Taktempfänger und -verteiler TEV in dem Modul M 2 verbunden, so daß die Schaltungsteile der beiden Module mit den gleichen Taktimpulsen versorgt werden und damit, zumindest im Prinzip, genau synchron zueinander laufen.

Der Modul M 1 enthält einen die zu übertragenden Signale aufnehmenden Sendespeicher SSP, einen zum Ansteuern der jeweiligen Speicherplätze dienenden Sendeadressenspeicher SAS, einen Sendezwischenspei­ cher SZS, der eine Anzahl paralleler Flipflops enthält, in denen die Sprachproben zwischengespeichert werden, und ein Sendeschieberegister SSR, das die Daten zum geeigneten Zeitpunkt übernimmt und seriell aussendet. Der Takteingang des Sendezwischenspeichers SZS ist durch eine weitere Taktleitung ZT, über die ihm ein Sende-Zwischentakt zugeführt wird, mit dem Taktver­ teiler TEV verbunden. Die Sprachproben, d. h. die Ab­ tastwerte des Sprachsignals, werden jeweils mit acht Bits codiert und somit byteweise in den Speicherplätzen des Sendespeichers SSP abgelegt. Dementsprechend weisen der Sendezwischenspeicher SZS und das Sende­ schieberegister SSR je acht parallele Flipflops auf, die durch jeweils acht Einzelleitungen 1 bis 8 miteinander verbunden sind.

An den Ausgang des Sendespeichers SSP sind Grup­ pen von jeweils mehreren Sendezwischenspeichern SZS und mehreren Sendeschieberegistern SSR angeschlos­ sen, von denen in der Zeichnung aber nur jeweils eines dargestellt ist. Während einer Kanalzeit werden alle Sendezwischenspeicher SZS nacheinander aus dem Sendespeicher SSP geladen und zu Beginn der nächsten Kanalzeit die abzusendenden Sprachproben gleichzei­ tig in die Sendeschieberegister SSR übergeben, von de­ nen sie dann über mehrere Übertragungsleitungen ÜL - von denen in der Zeichnung ebenfalls nur eine darge­ stellt ist - abgesendet werden.

Die Sprachproben oder sonstigen Nachrichtensignale gelangen somit byteweise über die Sendezwischenspei­ cher SZS zu den Sendeschieberegistern SSR und von diesen bitseriell auf die Übertragungsleitungen ÜL. Die Übertragung erfolgt in PCM-Rahmen von 125 µs Dauer mit jeweils 32 Zeitschlitzen oder Zeitlagen. Für jede Sprachprobe oder Byte stehen somit 3,9 µs und für jedes Bit 488 ns zur Verfügung.

In dem Modul M 2, der für die dargestellte Übertra­ gungseinrichtung die Empfangseinheit darstellt, endet die Übertragungsleitung ÜL in einer Ausgleichsschal­ tung AGL, von der die Nachrichtensignale zu einem Empfangsspeicher ESP gelangen, der von einem Emp­ fangsadressenspeicher EAS angesteuert wird. Der Takt­ verteiler TEV empfängt die Taktimpulse von dem zen­ tralen Taktgenerator ZTG und versorgt die einzelnen Teile des Moduls M 2 mit den erforderlichen Takten.

Auch die Funktionseinheit M 2 weist in Wirklichkeit mehrere Ausgleichsschaltungen AGL auf, die mit den Eingängen des Empfangsspeichers ESP verbunden sind.

Von dem Taktverteiler TEV des Sende-Moduls M 1 werden über die Signalleitung ST einerseits wie er­ wahnt das Sendeschieberegister SSR und andererseits die empfangsseitige Ausgleichsschaltung AGL mit dem Bittakt der sendenden Funktionseinheit M 1 versorgt. Der sendeseitige Taktverteiler TEV versorgt darüber hinaus die empfangsseitige Ausgleichsschaltung AGL über eine Taktleitung KT mit dem sendeseitigen Kanal­ oder Bytetakt.

Die Ausgleichsschaltung(en) AGL enthält ein Emp­ fangs-Schieberegister ESR, an dessen seriellen Daten­ eingang SI die Übertragungsleitung ÜL angeschlossen ist. Die Taktleitung ST ist mit dem Takteingang des Schieberegisters ESR verbunden. Dessen parallele Da­ tenausgänge PO sind über acht Einzelleitungen mit den parallelen Dateneingängen DI eines Empfangs-Zwi­ schenspeicherflipflops EZS verbunden, der in dem Aus­ führungsbeispiel als Achtfach-D-Flipflop ausgebildet ist, und an dessen Takteingang die Kanal-Taktleitung KT angeschlossen ist. Die parallelen Datenausgänge DO des Empfangs-Zwischenspeichers EZS sind über eben­ falls acht Einzelleitungen mit einem Empfangs-Puffer­ speicher EPS verbunden. Die in dem Zwischenspeicher EZS mit dem Kanaltakt der sendenden Funktionseinheit M 1 zwischengespeicherten Sprachproben werden mit dem Kanaltakt der empfangenden Funktionseinheit M 2 in den Empfangs-Pufferspeicher EPS übernommen und stehen somit hier kanalgerecht zur Verfügung. Der dazu erforderliche Kanaltakt der empfangenden Funk­ tionseinheit gelangt über eine Taktleitung ÜT von dem Taktverteiler TEV zu dem Takteingang des Empfangs- Pufferspeichers EPS. Dieser Pufferspeicher weist auch einen Freigabesignaleingang OE auf, der durch eine Si­ gnalleitung AT mit dem Taktverteiler TEV verbunden ist. Durch die hier empfangenen Freigabesignale wer­ den die Ausgänge aller Empfangs-Pufferspeicher EPS nacheinander freigegeben, so daß die Sprachproben oder Datenbytes über die acht parallelen Ausgangslei­ tungen zu dem Empfangsspeicher ESP gelangen.

Soll eine in einem Speicherplatz x des Sendespeichers SSP abgelegte Sprachprobe oder auch ein Datenbyte zu einem Speicherplatz y des Empfangsspeichers ESP übertragen werden, so steuert einerseits der Sende­ adressenspeicher SAS den Speicherplatz x in dem Sen­ despeicher SSP und andererseits der Empfangsadres­ senspeicher EAS den Speicherplatz y in dem Empfangs­ speicher ESP an. Die in dem Sendespeicherplatz x ent­ haltenen acht Bits werden ausgelesen und über den Sen­ de-Zwischenspeicher SZS in das Sendeschieberegister SSR geladen. Aus diesem werden die Bits dann mit dem Sendebittakt seriell ausgelesen und gelangen über die Übertragungsleitung ÜL zu der empfangsseitigen Aus­ gleichsschaltung AGL. In dieser werden sie durch den über die Taktleitung ST mitgelieferten Sendebittakt in das Empfangs-Schieberegister ESR eingetaktet. Sobald die acht Bits empfangen worden sind, können sie im Prinzip parallel in den Empfangsspeicher ESP übernom­ menwerden.

Bei der Übertragung der Nachrichtensignale von dem Modul M 1 zu dem Modul M 2 treten aber normaler­ weise Gatterlaufzeiten und Leitungslaufzeiten auf, die bei verschiedenen Vermittlungseinrichtungen und ver­ schieden langen Übertragungsleitungen unterschiedlich sind und zu Fehlvermittlungen führen können. Um hier­ auf beruhende Vermittlungsfehler zu vermeiden, muß die Gesamtverzögerung bei der Übertragung zwischen den Modulen M 1 und M 2 unter 244 ns liegen. lst die Verzögerung größer, so werden Signale, die eigentlich für die Empfangsspeicherzelle y bestimmt sind, in eine später adressierte Empfangsspeicherzelle eingeschrie­ ben. Unter ungünstigen Bedingungen treten aber in der Praxis Verzögerungen auf, die ein Mehrfaches von 244 ns betragen können.

Hierbei ist es nicht sehr problematisch, daß Verzöge­ rungen überhaupt auftreten, da eine konstante Verzö­ gerung - von beispielsweise 2 Kanalzeiten - einfach dadurch ausgeglichen werden kann, daß der Sende­ adressenspeicher SAS den Speicherplatz x zwei Kanal­ zeiten früher adressiert, womit dann die übertragenen Daten genau zum richtigen Zeitpunkt in den Pufferspei­ cher EPS der empfangenden Funktionseinheit M 2 ge­ langen. Problematischer ist vielmehr, daß bei unter­ schiedlichem räumlichen Aufbau der Vermittlungsein­ richtungen, auch wenn bei ihnen die gleichen Leiterplat­ ten verwendet werden, unterschiedliche Verzögerungen auftreten können. Es wäre zwar möglich, z. B. durch zusätzliche abgleichbare Verzögerungsglieder, die Ge­ samtverzögerung auf einen vorgegebenen Wert - vor­ zugsweise auf ein Vielfaches von 488 ns - zu ergänzen. Eine solche nunmehr für Vermittlungseinrichtungen un­ terschiedlichen konstruktiven Aufbaus konstante Ver­ zögerung könnte dann durch die erwähnte zeitlich vor­ gezogene Adressierung des Sendespeichers SSP ausge­ glichen werden. Dazu müßte aber die Verzögerung bei allen Aufbauarten gemessen und anschließend ein Ab­ gleich der einzelnen Verzögerungsglieder durchgeführt werden. Dieser nicht unerhebliche Aufwand wird durch die erfindungsgemäße Schaltungsanordnung vermie­ den, die unterschiedliche Verzögerungszeiten bis nahe­ zu einer Kanalzeit kompensiert, ohne daß dazu Messun­ gen erforderlich sind.

Die bei der Funktion der erfindungsgemäßen Schal­ tungsanordnung auftretenden zeitlichen Abläufe wer­ den nun anhand der Fig. 2 und 3 erläutert. Die aus Fig. 2 ersichtlichen Impulsdiagramme dienen zur Erläuterung der Funktion der Schaltungsanordnung in dem Fall, daß die von M1 nach M2 übertragenen Nachrichtenbits keine Verzögerung erleiden. In der obersten Zeile sind die Sprachproben oder Datenbytes in dem Sende­ schieberegister SSR dargestellt, wobei mit BX die Sprachprobe aus dem Speicherplatz x und mit BX + 1 die Sprachprobe aus dem eine Kanalzeit später adres­ sierten Speicherplatz des Sendespeichers SSP bezeich­ net sind.

Aus der Zeile Z 2 ist das das Laden des Sendeschiebe­ registers SSR freigebende Signal, in der Zeile Z 3 der Sendebittakt - das Senden erfolgt mit der positiven Signalflanke - und in der Zeile Z 4 der Kanal- oder Bytetakt dargestellt.

Aus der Zeile Z 5 sind die auf der Übertragungslei­ tung ÜL übertragenen Bits ersichtlich, während in der Zeile Z 6 der an dem empfangsseitigen Schieberegister ESR ankommende Sendebittakt dargestellt ist. Hier er­ folgt das Takten mit der negativen Signalflanke.

Aus der Zeile Z 7 ist der an dem Empfangs-Zwischen­ speicher EZS ankommende Kanaltakt - Takten mit der positiven Flanke - und aus der Zeile Z 8 die an dem Ausgang dieses Zwischenspeichers EZS abgegebenen Sprachproben oder Datenbytes ersichtlich.

In der Zeile Z 9 ist das die Übernahme der Sprachpro­ ben in den Empfangs-Pufferspeicher EPS bewirkende Signal - Übernahme mit der negativen Flanke - dar­ gestellt.

In der untersten Zeile Z 10 schließlich sind die am Ausgang des Pufferspeichers EPS abgegebenen Sprach­ proben dargestellt.

Es sei hier noch erwähnt, daß sowohl der Empfangs- Pufferspeicher EPS als auch der Empfangs-Zwischen­ speicher EZS jeweils acht parallel zueinander liegende Flipflops enthalten.

Die acht Bits der aus dem Speicherplatz x des Sende­ speichers SSP ausgelesenen Sprachprobe BX werden parallel in das Sendeschieberegister SSR geladen. Mit der steigenden Flanke des Sende-Bittaktes werden die Nachrichtenbits dann seriell über die Übertragungslei­ tung ÜL übermittelt.

Die fallende Flanke des Sende-Bittakts wird in dem Modul M 2 dazu verwendet, die ankommenden Nach­ richtenbits in das empfangsseitige Schieberegister ESR einzutakten. Sind alle acht Bits eines Nachrichtenbytes in das Schieberegister eingegeben, so wird mit der stei­ genden Flanke des Kanaltaktes (Z 7) das Byte in den Empfangs-Zwischenspeicher EZS übernommen: Zeit­ punkt (3) in Fig. 2.

Am Ausgang des Zwischenspeichers EZS steht das Byte nun acht Bitzeiten, d. h. 3,0 µs, lang an und kann zu einem beliebigen Zeitpunkt - günstigerweise mög­ lichst spät (z. B. nach etwa 3,66 µs) mit dem Takt des ernpfangenden Moduls M 2 in den Empfangs-Puffer­ speicher EPS übernommen werden. Die Zeitspanne von 3,66 µs stellt in dem Ausführungsbeispiel die längstmög­ liche Verzögerungszeit für die Übertragung zwischen den Funktionseinheiten M 1 und M 2 dar.

Die in den Zeilen Z 1 bis Z 10 von Fig. 3 dargestellten Impulsdiagramme haben die gleiche Bedeutung wie in Fig. 2, es ist hier aber der zeitliche Verlauf der Signale für den Fall dargestellt, daß bei der Nachrichtenübertra­ gung zwischen den Modulen M 1 und M 2 eine Zeitver­ zogerung von 2. 488 ns = 976 ns auftritt. Dementspre­ chend enthält diese Figur zusätzlich zu der Zeile Z 5, in der die von dem sendenden Modul M 1 an die Übertra­ gungsleitung ÜL abgegebenen Nachrichtenbits darge­ stellt sind, eine Zeile Z 5, in der die an dem empfangen­ den Modul M 2 ankommenden Nachrichtenbits darge­ stellt sind. Durch Pfeile ist die zeitliche Verschiebung zwischen dem Absenden und dem Ankommen der ein­ zelnen Bits angedeutet.

Als Folge der Verzögerung, mit der die Bits empfan­ gen werden, ist auch der Zeitpunkt (3), in dem der Ka­ naltakt an dem Empfangs-Zwischenspeicher EZS ein­ trifft (Zeile Z 7), gegenüber dem Ausgabezeitpunkt des Kanaltakts in dem Modul M 1 (Zeile Z 4) zeitlich ver­ schoben. Dementsprechend gelangt die Sprachprobe BX zeitlich verzögert an den Datenausgang DA des Zwischenspeichers EZS. Dort steht sie aber früh genug an, um mit der fallenden Flanke des Übernahmetaktes auf der Taktleitung UT des Moduls M 2 zu dem Zeit­ punkt (4) bestimmungsgemäß in den Empfangs-Puffer­ speicher EPS übernommen zu werden (vgl. Zeile Z 9 in Fig. 3). Am Ausgang dieses Pufferspeichers EPS stehen die Bits dann zur vorgeschriebenen Kanalzeit an, um in den Speicherplatz y des Empfangsspeichers ESP einge­ schrieben zu werden. Die durch die Zeilen Z 5 und Z 5* ersichtliche zeitliche Verschiebung der in dem Modul M 2 eintreffenden Bits beträgt hier 976 ns.

Mit der erfindungsgemäßen Schaltungsanordnung können selbstredend auch Verzögerungen ausgeglichen werden, die nicht einem ganzen Vielfachen von 488 ns entsprechen. Müssen Verzögerungszeiten, die ein Viel­ faches von 3,9 µs betragen, ausgeglichen werden, so ge­ nugt es, dem Empfangs-Pufferspeicher EPS weitere Speicherflipflops nachzuschalten, die die Bits des jeweils vorgeschalteten Speicherflipflops kurz vor dessen Takt­ flanke übernehmen müssen. Sendeseitig sind dann die Sprachproben oder Datenbytes entsprechend um je ei­ ne Bytezeit früher abzusenden. Es muß dabei das ganz­ zahlige Vielfache der Bytelaufzeit bekannt sein, um den Vorlauf auf der Sendeseite und die Anzahl der Speicher­ flipflopgruppen auf der Empfangsseite festzulegen. Für Laufzeitschwankungen steht auch in diesem Fall die ausreichende Zeitspanne von etwa 3 µs zur Verfügung.

Das Sendeschieberegister SSR weist einen aus der Zeichnung ersichtlichen Takteingang, der durch eine Taktleitung ST mit dem Taktverteiler TEV verbunden ist, sowie einen Umschalteingang PL auf, der durch eine Taktleitung PT mit dem Taktverteiler verbunden ist. Durch den an dem Takteingang ankommenden Bittakt werden die Nachrichtenbits durch das Sendeschiebere­ gister hindurchgeschoben, durch den an dem Ümschalt­ eingang PL ankommenden Kanaltakt erfolgt die paral­ lele Übernahme der auf den acht Eingangsleitungen an­ stehenden Bits.

Bei der Übertragung der Nutz- und Taktsignale zwi­ schen den Modulen M 1 und M 2 treten keine gegensei­ tigen Laufzeitunterschiede auf, da die Leitungen ÜL, ST und KT in einem Kabelstrang geführt werden.

Claims (2)

1. Schaltungsanordnung zum Übertragen digitaler Nachrichtensignale in einer Fernmeldeeinrichtung, insbesondere einer PCM-Fernsprech-Nebenstel­ lenanlage, die zwei die Signale austauschende Funktionseinheiten (M 1, M 2) aufweist, welche über zwei Übertragungsleitungen (ÜL) miteinan­ der verbunden sind, wobei an dem empfangsseiti­ gen Ende der Übertragungsleitungen jeweils eine Ausgleichsschaltung (AGL) vorgesehen ist, da­ durch gekennzeichnet, daß die Ausgleichsschal­ tung (AGL) über eine erste Taktleistung (ST) den Bittakt der sendenden Funktionseinheit (M 1) emp­ fängt, durch den die übertragenen Nachrichtenbits seriell in die Ausgleichsschaltung (AGL) übernom­ men werden; daß sie über eine zweite Taktleitung (XT) den Kanaltakt der sendenden Funktionsein­ heit (M 1) empfängt, durch den die Nachrichtenbits parallel in einen Zwischenspeicher übernommen werden, und daß die Nachrichtenbits durch den Übernahmetakt der empfangenden Funktionsein­ heit (M 2) parallel an den Ausgängen der Aus­ gleichsschaltung (AGL) ausgegeben werden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgleichsschaltung (AGL) ein Schieberegister (ESR) aufweist, an des­ sen seriellem Dateneingang (SI) die Übertragungs­ leitung (ÜL) angeschlossen ist, mit dessen Taktein­ gang die erste Taktleitung (ST) verbunden ist und dessen parallele Datenausgänge (PO) an die Daten­ eingänge (DI) eines Zwischenspeichers (EZS) ange­ schlossen sind; daß die zweite Taktleitung (KT) mit dem Takteingang dieses Zwischenspeichers (EZS) und dessen Ausgänge (DO) mit den Dateneingän­ gen (DI) eines Pufferspeichers (EPS) verbunden sind, und daß eine dritte Taktleitung (ÜT) an den Takteingang des Pufferspeicherflipflops (EPS) an­ geschlossen ist, dessen Datenausgänge (DO) die die übertragenen Nachrichtenbits parallel ausgeben­ den Ausgänge der Ausgleichsschaltung (AGL) bil­ den.