DE3103574C2

DE3103574C2 - Schaltungsanordnung zum Herstellen und Aufrechterhalten des Gleichlaufs zwischen von örtlich erzeugten Bittaktimpulsen abgeleiteten Envelopetaktimpulsen und in Envelopes eines binärcodierten Signals enthaltenen Synchronisierbits

Info

Publication number: DE3103574C2
Application number: DE3103574A
Authority: DE
Inventors: Karl Dipl.-Phys. Kloppe; Hartmut Dipl.-Ing. 8000 München Wedler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1981-02-03
Filing date: 1981-02-03
Publication date: 1983-06-16
Also published as: ATA11982A; IT1150171B; AT384697B; ZA82653B; BR8200544A; IT8219422A0; FI75705C; DE3103574A1; FI820323L; FI75705B

Abstract

Schaltungsanordnung zur Herstellung des Phasengleichlaufs zwischen Taktimpulsen (T10) und Synchronisierbits (S) von Datenenvelopes (EV1, EV2), die je n Bits enthalten und im Rahmen eines Datensignals (D10) übertragen werden. Das Datensignal (D10) wird mit einigen Zellen eines Schieberegisters (SR) verzögert und über einen Schalter (SW) an einen Vergleicher abgegeben, der n Bits auseinanderliegende Bits miteinander vergleicht und Vergleichssignale (V1) bzw. (V2) abgibt, welche eine fehlerhafte bzw. eine eventuell gefundene Synchronisierung signalisieren. Ein erster Zähler (Z1) zählt die Vergleichssignale (V1) betreffend die fehlerhafte Synchronisierung und gibt bei Erreichen eines vorgegebenen Zählerstandes ein Fehlersignal (F) an einen zweiten Zähler ab, der den Schalter (SW) in Abhängigkeit von seinen Zählerständen steuert.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Herstellen und Aufrechterhalten des Gleichlaufs zwischen den von den örtlich erzeugten Bittaktimpulsen abgeleiteten Envelopetaktimpulsen und den in den Envelopes eines binärcodierten Signals regelmäßig an einer vorgegebenen Bitstelle enthaltenen Synchronisierbits vorgegebener Polaritätsaufeinanderfolge in Signalübertragungsan'lagen, insbesondere in Nachrichten- oder Datenübertragungsanlagen.

Es ist bereits eine Schaltungsanordnung zum Überwachen von Fernschreibübertragungswegen auf Einhaltung eines bestimmten relativen Übertragungsfehlers in Fernmelde-, insbesondere Fernschreibübertragungsanlagen bekannt (DE-AS 12 64 491), wobei eine bestimmte Anzahl von jeweils übertragenen Fernschreibzeichen zählende Anordnung und eine unter dieser Anzahl jeweils die Anzahl der über einen bestimmten zulässigen Verzerrungsbereich hinaus verzerrten Fernschreibzeichen zählende Anordnung eine nachgeschaltete Vcr-

gleichsanordnung so aussteuern, daß diese durch Verstellen einer den zulässigen Verzerrungsbereich bestimmenden Einrichtung den zulässigen Verzerrungsbereich einengt, wenn das Verhältnis der festgestellten Anzahl von unzulässig verzerrten Fernschreibzeichen zu der gleichzeitig festgestellten bestimmten Anzahl von jeweils übertragenen Fernschreibzeichen den bestimmten Übertragungsfehler unterschreitet Ober die Herstellung und Aufrechterhaltung des Gleichlaufs zwischen Envelopetaktimpulsen, die von örtlich erzeugten Bittaktimpulsen abgeleitet sind, und den in den Envelopes eines binärcodierten Signals regelmäßig an einer vorgegebenen Bitstelle enthaltenen Synchronisierbits vorgegebener Polaritätsaufeinanderfolge ist in diesem Zusammenhang jedoch nichts bekannt

Es ist ferner eine Schaltungsanordnung zur Synchronisationsüberwachung in Datenübermittlungssystemen bekannt (DE-AS 12 91 767), bei der die empfangenen und die örtlich erzeugten Synchronisationssignale jeweils einem Eingang eines UN D-Verknüpfungsgliedes zugeführt werden, de.'sen Ausgang mit dem Zähleingang eines ersten Informationsspeichers und mit einem Rückstelleingang eines zweiten Informationsspeichers zu dessen Rückstellung auf einen vorbestimmten Zählschritt verbunden ist Dabei werden die örtlich erzeugten Synchronisationssignale ferner dem Zähleingang des zweiten Informationsspeichers zugeführt Diese bekannte Schaltungsanordnung eignet sich jedoch nicht ohne weiteres zum Herstellen und Aufrechterhalten des Gleichlaufs zwischen den von den örtlich erzeugten Bittaktimpulsen abgeleiteten Envelopetaktimpulsen und den in den Envelopes eines binärcodierten Signals regelmäßig an einer vorgegebenen Bitstelle enthaltenen Synchronisierbits vorgegebener Polaritätsaufeinanderfolge.

Es sind auch schon Verfahren und Schaltungsanordnungen zum Überwachen des Gleichlaufs zwischen einem Datensender und einem Datenempfänger in digitalen Datenübertragungsanlagen, insbesondere Fernschre^:bübertragungsanlagen, bekannt, (DE-AS 18 15 233), in denen die Nachrichten in Form von einzelnen unter sich jeweils gleichlangen Abschnitten von Nachrichtenwörtern und dazwischenliegenden, ebenfalls unter sich jeweils gleichlangen Synchronisierwörtern ausgesandt werden und die empfangenen Nachrichten auf das Vorliegen von Synchronisierwörtern und deren Übereinstimmung mit empfangsseitig vorliegenden Prüfwörtern verglichen werden Dabei werden die auszusendenden Nachrichten in an sich bekannter Weise sendeseitig in einer festgelegten Anordnung aus einzelnen Nachrichtenwörtern vorgegebener Bitanzahl und dazwischen eingefügten Synchronisierwörtern zusammengesetzt. Die empfangenen Nachrichten werden empfangsseitig zu definierten Zeiten auf das Vorliegen von Synchronisierwörtern untersucht und auf das Übereinstimmen derselben mit dem jeweils vorliegenden Prüfwort innerhalb einer vorgegebenen Mindestanzahl von Bitstellen verglichen. Das Auftreten von mehr Übereinstimmungen als Nichtübereinstimmungen innerhalb einer vorgegebenen Anzahl von Vergleichen wird dabei als ausreichender Gleichlauf bewertet. Damit ist es zwar möglich, bereits beim Erkennen eines ersten hinreichend richtig empfangenen Synchronisierworts auf ausreichenden Gleichlauf schließen zu können. Von Nachteil dabei ist jedoch, daß diese Verfahrensweise nicht, ohne weiteres anwendbar ist, um de't Gleichlauf zwischen von örtlich erzeugten Bittaktimpulsen abgeleiteten Envelopeimpul-

sen und den in Envelopes eines binärcodierten Signals regelmäßig an einer vorgegebenen Bitstelle enthaltenen Synchroiiisierbits herstellen und aufrechterhalten zu können.

Es ist schließlich auch schon eine Schaltungsanordnung zum Herstellen und Oberwachen des wortmäßigen Gleichlaufs zwischen den Abtastimpulsen eines Datenempfängers und den in diesem eintreffenden Daten in Fernschreib- oder ähnlichen Datenübertragungsanlagen bekannt (DE-AS 21 47 565), wozu ein ständiges Überprüfen des coderichtigen Auftretens von synchron übertragenen Codewörtern vorgegebener Struktur mittels eines im Rhythmus der Codeelemente taktgesteuerten Schieberegisters und eines diesem

is nachgeschalteten Codeprüfers erfolgt, der bei Obereinstimmung der im Schieberegister jeweils vorliegenden Information mit der erwarteten Information hinsichtlich der vorgegebenen Struktur der Codewörter ein das Vorliegen eines vollständigen Codewortes und damit des Gleichlaufs anzeigendes Signa' angibt Dabei gibt ein gleichfalls im Rhythmus der Codeelemente taktgesteuerter Zähler nach einer jeweils mic der Anzahl der Codeelemente eines vollständigen Codewortes übereinstimmenden Anzahl von eingangsseitig eintreffenden Zählimpulsen ein Prüfsignal an eine vorgeschaltete Verknüpfungsschaltung ab, die so ausgebildet ist daß sie bei Fehlen eines Prüfsignals ständig, dagegen bei Anliegen des Prüfsignals nur bei gleichzeitigem Anliegen des das Vorliegen eines vollständigen Codewortes im Schieberegister anzeigenden Signals die Zuführung des längsten Zählimpulses an den Zähler ermöglicht Obwohl es mit Hilfe dieser bekannten Schaltungsanordnung möglich ist eine Telegrafiezeichen-Synchronisiereinrichtung bereitzustellen, die den

j5 wortmäßigen Gleichlauf zwischen den Abtastimpulsen eines Datenempfängers und den in diesem eintreffenden Daten herzustellen und zu überwachen gestattet, eignet sich auch diese bekannte Schaltungsanordnung nicht ohne weiteres dazu, den Gleichlauf zwischen den von örtlich erzeugten Bittaktimpulsen abgeleiteten Envelopetaktimpulsen und den in Envelopes eines binärcodierten Signals regelmäßig an einer vorgegebenen Bitstelle enthaltenen Synchronisierbits herzustellen und aufrechtzuerhalten.

3 Der Erfindung liegt demgemäß die Aufgabe, zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung der eingangs genannten Art auf relativ einfache Weise der Gleichlauf zwischen den von örtlich erzeugten Taktimpulsen abgeleiteten Envelopetaktim-

>i> pulsen und den in Envelopes eines binärcodierten Signals regelmäßig an einer vorgegebenen Bitstelle enthaltenen Synchronisierbits vorgegebener Polaritütsaufeinanderfolge hergestellt und aufrechterhalten werden kann.

5j Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Patentanspruch 1 angegebenen Merkmale. Die Erfindung bringt den Vorteil mit sich, daß insgesamt mit einem relativ geringen schaltungstechnischen Aufwand der gewünschte Gleichlauf zwischen den von örtlich erzeugten Bittaktimpulsen abgeleiteten Envelopetaktimpulsen und den in den Envelopes eines binärcodierten Signals auftretenden Synchronisierbits hergestellt und aufrechterhalten werden kann. Dabei kann insgesamt mit relativ wenigen hochintegrierten Bausteinen ausgenommen werden, um sowohl den sogenannten Enveloperhythmus zu finden als auch den Phasengleichlauf zwischen den Bittaktimpulsen und den Synchronisierbits der Datenenvelopes herzustellen.

Um die Vergleichssignale mit geringem schaltungstechnischem Aufwand zu erzeugen, ist es zweckmäßig, eine Schaltungsanordnung mit Merkmalen entsprechend dem Anspruch 2 anzuwenden.

Um nur Datenenvelopes weiterzuleiten, die mit den Taktimpulsen synchron sind, ist es zweckmäßig, den Gegenstand im Kennzeichen des Anspruches 3 zu verwenden.

Um einen eventuellen Ausfall der Taktimpulse zu erkennen und anzuzeigen, ist es zweckmäßig, die Merkmale im Kennzeichen des Anspruches 4 zu benutzen.

Um den Verlust der Envelopesynchronisierung bei Bündelstörungen zu verhindern, ist es zweckmäßig, die Merkmale im Kennzeichen des Anspruches 5 zu benutzen.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der F i g. I bis 7 beschrieben. Es zeigt

F i g. 1 ein Prinzipschaltbild einer Schaltungsanordnung zur Herstellung des Phasengleichlaufs zwischen Taktimpulsen und Synchronisierbits von Datenenvelopes,

Fig. 2 einige Signale, die im Bereich der in F i g. 1 dargestellten Schaltungsanordnung und im Bereich der anhand der Fig. 3 bis 7 dargestellten Schaltungsanordnungen auftreten,

F i g. J eine Schaltungsanordnung zur Phasensynehronisierung, von der nur synchrone Datenenvelopcs an die nachfolgenden Schaltungsanordnungcn weitergeleitet werden,

F i g. 4 eine Schaltungsanordnung zur Herstellung des Phasengleichlaufs, die den nachfolgenden Schaltungsanordnungen nur bei vorhandenem Takt Datensignalc weiterleitet,

Fig. 5 eine Schaltungsanordnung, die erst nach Ablauf einer Aus/eil auf Fehler im eingephasten Zustand reagiert.

F i g. b eine Schaltungsanordnung zur Synchronisierung mehrerer Datensignale mit einer einzigen Folge von Taktimpulsen.

F i g. 7 eine Schaltungsanordnung zur Synchronisierung mehrerer Datensignale mit einer einzigen Folge von faktimpulsen. deren Impulsfolgefrequcnz ein Vielfaches einer Grundfrequonz ist.

Fig. ! zeigt eine .Schaltungsanordnung zur Herstelking des Phasengleichlaufs /wischen Taktimpulsen und Synchronisierbits von Datcnenvelopes. Beispielsweise handelt ts sich gemäß F i g. 2 um die Taktimpulse 7"IO und um die Synchronisierbits .SI. 52 der Envelopes EN \. EN2. die im Rahmen des Datensignals DIO übertragen werden. Die Envelopes enthalten je zehn Bits. Das erste Bit d \Q des Envelopes EN ¹I ist ein Statusbit, das zweite Bit ist das Synchronisierbit 5 I und dann folgen acht weitere Bits d \3 bis i/19, welche als die eigentlichen Nutzdaten anzusehen sind. Der in Fig. 1 dargestellten Schaltungsanordnung wird das Datensignal D IO zugeführt und nach Herstellung des Phasengleichlaufs zwischen den Taktimpulsen 7"I0 und den Synchronisierbits der Datenenvelopes wird das in F i g. 2 unten dargestellte Datensignal DW abgegeben. Die in F i g. 1 dargestellte Schaltungsanordnung kann auf der Empfangsseitc eines Datenübertragungssystems angeordnet sein, wobei dann die Taktimpulse in Frequenz und Phasenlage dem Empfangstakt des Systems entsprechen. Das Übertragungsverfahren selbst ist dabei gleichgültig. Das Datenausgangssignal DW kann an weitere Übertragungseinrichtungen, zum Beispiel an Datenendgeräte und an Vermittlungen weitergeleitet werden.

Fig. I zeigt unten den Taktgeber TG 100. der dns in Fig. 2 dargestellte Taktsignal T100 erzeugt. Die einzelnen Impulse dieses Taktsignals entsprechen je den einzelnen Bits des Datensignals D 10. Der Frequenzteiler FT \ bewirkt eine Frequenzteilung im Verhältnis von I : π und gibt über seinen Ausgang das Taktsignal Γ10 ab. Der Teilerfaktor η entspricht der Anzahl der zu Envelopes zusammengefaßten Bits, und da bei diesem

ι Ausführungsbeispiel die Envelopes EN\. EN2 aus je zehn Bits bestehen, ist η = 10.

Wie die F i g. I zeig:, wird das Datensignal D 10 seriell dem Schieberegister SR zugeführt, und die ein/einen Bits des Datensignals werden im Takt des Taktsignals

ρ 7"100 weitergeschoben. Die Impulse des Taktsignals T100 dienen somit als Schiebeimpulse. Das Schieberegister SR enthält mindestens η Speicherzellen, deren Ausgänge einzeln über den Schalter SW an einen Eingang des Speichers SPt anschlieUbar sind. In

ι Abhängigkeit von der Stellung dieses Schalters 5W'wird das Datensignal D 10 in steuerbarer Weise verzögert.

Die Speicher 5Pl. 5P2 speichern je ein Bit. Beispielsweise können bistabile Kippstufen als Speicher SP I.SP2 vorgesehen sein. Der Speicher SP1 erhält die einzuspeichernden Bits über den Schalter SW. Der Speicher 5P2 erhält die einzuspeichernden Bits über den Ausgang des Speichers 5Pl. Die Einspeicherung dieser Bits erfolgt während der positiven Flanke des Taktsignals Γ10. Beispielsweise werden zum Zeitpunkt

ι f 13 in den Speicher SPI das Bit d 13 und in den Speicher 5P2 das Bit J3 (10 Bits vor c/13) übernommen. Dort bleiben die Bits c/13, c/3 bis zum Zeitpunkt ί 23 gespeichert. Der Abstand zwischen einzelnen Vorderflanken des Taktsignal* 7"IO beträgt, wie schon oben ausgeführt. 10 Taktperioden T100. in denen allgemein η Bits empfangen werden.

Mit dem FXkl.USIV-ODER-Glied f.Y werden die in den Speichern 5Pl und 5/'2 gespeicherten Bits miteinander verglichen. Beispielsweise we-den zum Zeitpunkt / 14 die Bits </3 und d13 verglichen und /um Zeitpunkt /24 die Bits c/13 und (/23 miteinander verglichen. Das Glied /."A'gibt nur dann ein 1-Signal ab. wenn an beiden Eingängen verschiedene Binärwerte anliegen. Da die Binärwerte der Synchronisierbits üblicherweise von Envelope zu Envelope wechseln, könnte es sich bei den beiden Bits d3 und ι/ 13 nur dann um Synchronisierbits handeln, wenn über den Ausgang des Gliedes £'.\ ein 1-Signal abgegeben wird. Falls über den Ausgang des Gliedes ein 0-Signal abgegeben wird, dann kann es sich bei den beiden Bits d3 und d 13 nirht um Synchronisicrbits aufeinanderfolgender Envelopes handeln. Ein 1-Signal am Ausgang des Gliedes EX signalisiert aber nicht zwingend zwei Synchronisierbits aufeinanderfolgender Envelopes, da beispielsweise auch die Binärwerte di und d 13 als Datenbits zufälligerweise verschieden sein könnten. Deshalb erfolgt die Auswertung zweckmäßig über mehrere Envelopes.

Der Ausgang des Gliedes EX ist einerseits über den Inverter /Vl an das UND-Glied U\ und andererseits direkt an das UND-Glied U2 angeschlossen. Die anderen Eingänge dieser beiden UND-Glieder U 1 und t/2 erhalten die Impulse TM. die mit Hilfe der Differenzierstufe DIFFgewonnen werden. Die Impulse Γ11 entstehen an den Rückflanken der Impulse ΓΙ0. Über den Ausgang des UND-Gliedes i'i werden die Vergleichsimpulse VI abgegeben, die eine fehlerhafte Synchronisierung anzeigen, weil in diesen Fällen vom Ausgang des Gliedes EX jeweils 0-Signale abgegeben

UiTiIiMi Beispielsweise uiiil gemäß I i g. 2 aiigeiioni-HU¹Ii. daß einerseits die Binärwcrte ι/.} ιιικΙ ι/1.5 und andererseits ilic lim.ii u iMii· J 2.5 ιιικΙ ι/.5.5 gleich sind. Λιιί diese W ι im· ergehen sich zu ilen /eilpunklen / 14 lind /54 jeweils Vergleiclisiiiipiil.se Vl. Dagegen wird über den Ausgang des C !heiles ί '2 der Vergleichsimpuls \ 2 abgegeben, der enlueder aufeinanderfolgeiule Swv.iroiiisieriiiipulse oder zufällig verschiedene BinäruiMii' des naicnsignals Π 10 signalisiert, lleispielswcise müssen die beulen Binärwei te </1.5 und (/2.5 als zufällig verschieden angenommen werden, weil es sich hier um keine S\ nchronisicnuipulsc aulemanderlolgender Envelopes handelt.

Pic Vcrgleielisimpulse V I u erden dem /iihlcr / I als /ahlimpiilse zugeführt. Pie Zählerstände dieses Zählers /I erhöhen sich dadurch bis zu einem \orgegebenen iiiaxinialen Zählerstand; danach, wird der Zählerstand automatisch auf den Aniangs/ahlerstaiul /uriickgeset/i.

Uli I.!tlllllllllll3 HH f.lLM'1 m : I Uli! MIM1111.K ι uuim >iiin des gibt der /ahler /I einen l^;ehlerimpiils /an den /abler /2 ab. Gemäß Ι-Ί c J wurde beispielsweise angenommen, daß /um /ciipiinki f-54 der Zähler /{ seinen ma\inialeii Zählerstand erreicht und einen l'ehlerimpuls /abgibt. Beispielsweise kanu ein derartiger l'ehlcnmpuls /' immer dann abgegeben werden, wenn der Zähler / I einen maximalen Zählerstand vier erreicht.

Per Zähler /2 zählt die Fehlerimpulse /und erhöht seinen Zählersland, bis er einen vorgegebenen Zählerstand erreicht. Panach wird der Zähler /2 automatisch in .einen Ausgangszählcrstand. /.. 15. 0. zurückgesetzt. Beispielsweise kann der maximale Zählerstand zehn eingestellt sein, ledern Zählerstand des Zählers /2 ist eine Stellung des Schalters .VlV zugeordnet. Per maximale Zählersland des Zählers /2 gleicht der ■\nz.ihl η der Zellen des Schieberegisters SK und gleicht der Anzahl der verschiedenen Stellungen des Schalters NU. Pie Zahlerslände des Schalters /2 steuern die Stellungen des Schalters SlV Wenn sich somit ein Zählerstand des Zählers /2 ändert, dann wird die wachste Stellung des Schalters .VlVcingcstellt. der somit den Ausgang der nächsten Zelle des Schieberegisters durchschaltet.

Zur Erläuterung der Wirkungsweise der in F ι g. I dargestellten Schaltungsanordnung wird davon ausgegangen, daß die Envelopes des in Fig. 2 dargestellten Datensignal D 10 eine zufällige Phasenlage zu den Taktinipulsen ΓΙΟ einnehmen. Es wird ferner davon ausgegangen, daß es aufgrund des Datensignals D 10 nicht ohne weiteres erkennbar ist. wo die ein/einen Envelopes beginnen und enden. Mit der in Fig. 1 dargestellten Schaltungsanordnung wird in einem Arbeitsgang einerseits der Enveloperhythmus gefunden und andererseits wird eine definierte Phasenlage des Datensignal zu den Taktimpulsen ΓΙ0 hergestellt. Beispielsweise wird angenommen, daß eine definierte Phasenlage des Datensignals dann erreicht ist. wenn die Minen der Synchronisierbits mit den Vorderflanken der Taktimpulse Γ10 koinzidieren. Es wäre aber grundsätzlich denkbar, daß die Synchronisierbits in definierter anderer Weise mit den Taktimpulsen Γ10 phasenverkettet sind.

Anhand der F i g. 1 und 2 wurde bereits erläutert, daß zum Zeitpunkt Γ34 ein Fehlerimpuls Fan den Zähler Z2 abgegeben wird. Der Zählerstand des Zählers Z2 und die Schalterstellung des Schalters SVV werden auf diese Weise geändert. In der geänderten Schalterstellung erscheinen die Bits des Datensignals DIl entweder um ein Bit mehr oder weniger verzögen in Abhängigkeit von der Richlting. in der die Schalterstellung des Schalters .VVV geändert wurde. Wenn man annimmt, daß die Schallerslelliing des Schalters .VVV mit Erhöhung des Zählerstandes des Zählers /1 im Uhrzeigersinn geändert wird, dann wird das Datensignal /J 11 bei der neuen Schalterstellung um ein Bit mehr verzögert als vorher. Auf diese Weise werden in die Speicher .V/'I und .SV2 jene Bits des Patensignals I) 10 übernommen, die relativ zu den Taktimpulsen TlO phasenmäßig um ein Bit versetzt sind. Wenn unter diesen Voraussetzungen wieder Vergleichsinipiilse V I abgegeben werden, dann entsteht auch wieder ein l'ehlerimpuls /■'. der den Zählerstand des Zählers /2 ändert und der eine Änderung der Schalterstellung des Schallers .VlV bewirkt. Pie Schalierstellungen werden so lange geändert, bis keine Vergleichsimpul.se V I mehr erzeugt werden und der Eiiveloperhythmus erreicht ist. Pieser Zustand wird zu einem Zei'.'v.ip.k'. erreich'. Ί'Μ' mil dem Zeitiiiaßstab der I'ig. 2 nicht mehr darstellbar ist. Wenn man aber vom Zeitmaßslab absieht, dann stellt sich schließlich das Datensignal /JlC ein. das eine definierte Phasenlage zu den Taktimpulsen ΓΙ0 hat. Bei dieser Phasenlage werden in die beiden Speicher .SV I und .SV2 nur Synchronisierbits übernommen, deren Binärwerte voraussetzungsgemäß abwechseln, so daß das Glied / \'laufend I-Werte abgibt. Der Inverter IN 1 verhindert dann die Erzeugung weiterer Vergleichsimpulse Vl. so daß kein weilerer Fehlerimpuls /-"erzeugt wird und der Zählerstand des Zählers /. 2 nicht mehr geändert wird. Bei gleichbleibendem Zählerstand bleibt auch die gleiche Schalterstellung des Schalters .VVV eingestellt und die definierte Phasenlage des Datensignals /JlC isi hergestellt.

In etwas allgemeinerer Darstellung enthalten die Envelopes je ein Synchronisierbit und insgesamt je η Bits. Im Rahmen des Datensignal D 10 w erden die Envelopes seriell dem Schieberegister .VW zugeführt und werden über den Schaller .VlV als verzögertes Datensignal /JIl abgegeben. Das verzögerte Datensignal D 11 wird einem Vergleicher zugeführt, der aus den beiden Speichern SP I. .SV2. aus den Gliedern E.X. Ll I. /· 2. aus dem Inverter IN 1 und aus der Differenzierstufc DIFF besteht. Dieser Vergleicher vergleicht die über den Schalter SVV'' abgegebenen Bits des Datensignal S 11 mit den jeweils um η bits früher abgegebenen Bits und gibt einen der beiden Vergleichsinipulse V 1 bzw. V2 ab. welche eine fehlerhafte Synchronisierung bzw. eine eventuell gefundene Synchronisierung signalisieren. Der erste Zähler Z 1 zählt die Vergleichsimpulse Vl. die sich auf eine fehlerhafte Synchronisierung beziehen und bei Erreichen eines vorgegebenen Zählerstandes gibt der Zähler Zl ein Fehlersignal Fl an einen zweiten Zähler Z2 ab. Mit jedem Fehlersignal Fwird der Stand des Zählers Z2 und dementsprechend auch die Stellung des Schalters SW so oft geändert, bis bei Erreichen des Envelopesynchronismus keine weiteren Fehlersignale Ferzeugt werden.

Fig.3 zeigt eine Schaltungsanordnung zur Herstellung des Phasengleichlaufs, von der nur synchrone Envelopes weitergegeben werden. Wie die F i g. 2 zeigt, sind die Envelopes EN\, EN2 des Datensignals DIl noch nicht eingephast in bezug auf die Taktimpulse T10. Im eingephasten Zustand gibt das Glied EX laufend 1 -Signale ab. so daß mit den Vergleichsimpulsen V2 der Zählerstand des Zählers Z3 erhöht wird. Vor Erreichen eines vorgegebenen Zählerendstandes gibt der Zähler T3 das Signal A = 0 ab. das der Speicher SP3 als

Ruhezustand A' = 0 weiterleitet. Dieses Signal dient als Alarm und meldet nachfolgenden Schaltungsanordnungen, daß die Kriterien für den eingephasten Zustand noch nicht erfüllt sind. Während der Dauer des Signals A' = 0 bleibt das UND-Glied (73 gesperrt, so daß das Datensignal DIl nicht weitergeleitet wird. Nach Erreichen des Zählerendstandes gibt der Zähler Z3 das Signal A = 1 ab. Qer Speicher SP3 übernimmt dieses Signal, wodurch A'= 1 und das Gatter (73 geöffnet wird. Über den Ausgang dieses Gatters wird das nunmehr eingephaste Datensignal Z? 12 abgegeben. Weitere Impulse V2 bewirken einen Pegelwechsel des Signals A nach A = O, ohne jedoch A'= 1 zu beeinflussen.

Die in Fig. 4 dargestellte Schaltungsanordnung ist r, eine Weiterbildung der bisher beschriebenen Schaltungsanordnungen, die einen eventuellen Ausfall der Taktimpulse TiO anzeigt.

Sie enthält zusätzlich eine retriggerbare monostabiie Kippstufe, an deren Setzeingang der Takt ΓΙΟ anliegt, 2η das ODER-Glied 01 und den Inverter IN2.

Die Zeitkonstante dieser Kippstufe ist so gewählt, daß eine gleichmäßige ununterbrochene Folge von Taktimpulsen 7"10 am Ausgang der Kippstufe zu einem Dauersignal 1 führt. Dieses Signal wird dem dritten 2ί Eingang des Gatters (73 und über den Inverter /Λ/2 und dem ODER-Gatter Ol dem Speicher SP3 als Freigabesignal zugeführt.

Fällt der Takt TlO aus, dann verschwindet das Freigabesignal. Das Gatter (73 wird gesperrt und der Speicher SP3 zurückgesetzt. Das hat zur Folge, daß das Datensignal DIl nicht weitergeleitet und nachfolgenden Baugruppen durch A' = 0 Alarm gemeldet wird.

Um zu verhindern, daß im eingephasten Zustand Vergleichsimpulse Vl, die durch Störbursts entstanden sind, eine Neueinphasung verursachen, kann durch die in Fig. ο dargestellte Schaltungsanordnung eine Auszeit gestartet werden, während der die Vergleichsimpulse Vl den Zählerstand des Zählers Zl nicht erhöhen, so daß sich kein Fehlerimpuls Fergeben kann. Erst nach Ablauf der Auszeit kann es bei weiteren Vergleichsimpulsen Vl zu einem Fehlerimpuls F kommen. Damit wird erneut der Versuch unternommen, das Datensignal einzuphasen.

F i g. 5 zeigt zusätzlich den Speicher SP4, die Gatter 4-, (74, /Λ/3 und /Λ/4 sowie als Schaltungsblock ein Zeitglied ZG. Das Zeitglied besitzt einen Zähleingang, an dem Taktimpulse TlO zur Bildung der Auszeit anliegen, einen Rücksetzeingang r, der aktiviert wird im synchronen Zustand ein Signal Vl auftritt, und zwei Ausgänge, die Rücksetzsignale für den Zähler Z1 und den Speicher SP'4 liefern.

Durch den Zähler Z3 wird ein Signal A erzeugt, das mit Λ = 0 den nichtsynchronen und mit A = 1 den synchronen Zustand kennzeichnet. Im nichtsynchronen Zustand mit /4 = 0 bzw. A' = 0 wird das Zeitglied ZG über (74 und IN4, auch wenn Impulse Vl auftreten, durch das O-Signal des Speichers SPA im rückgesetzten Zustand gehalten. Die Rücksetzleitungen zum Zähler Z1 und zum Speicher SPA sind nicht aktiv.

Ist die Synchronphase erreicht, so wird das Signal A = 1 in die Speicher SP 3 und SP 4 übernommen. Speicher SP3 zeigt durch A' = 1 nachfolgenden Einrichtungen den eingephasten Zustand an. Speicher SP 4 hält den Zähler Z3 durch Sperrung am UND-Glied (72 auf seinem Höchststand und ermöglicht, άζ2 ein Signal Vl das Zeitglied aktiviert. Das Zeitglied ist so geartet, daC ein Verschwinden des Signals Vl die einmal gestartete Auszeit nicht wieder anhalten kann. Erst nach deren Ablauf kann ein Rücksetzsignal am Zeitglied erneut wirksam werden.

Hat während der Synchronphase ein Impuls Vl das Zeitglied aktiviert, dann wird während des Ablaufs der Auszeit mit einem Rücksetzsignal der Zähler Zl in seiner Grundstellung gehalten, so daß, auch wenn Signale Vl in großer Zahl auftreten, wie es in Störbursts der Fall ist, kein Fehlersignal Ferzeugt wird. Die eingestellte Position des Auswahlschalters SWwird beibehalten.

Nach Ablauf der Auszeit wird der Zähler Zl durch den Fortfall des Rücksetzsignals wieder freigegeben. Gleichzeitig wird durch ein zweites Rücksetzsignal der Speicher SP4 in seinen Ruhezustand gebracht. Das hat zur Folge, daß der Zähler Z3 über /Λ/3 freigegeben wird und das Zeitglied selbst rückgesetzt wird.

Mit dem nächsten Signal V2 gibt der Zähler Z3 das Signal A = U ab, während A'= i beibehalten wird. Erst wenn es durch mehrere Signale Vl zu einem Fehlersignal F kommt, wird der Speicher SP3 rückgesetzt und A'= 0 abgegeben. Dies ist gleichbedeutend mit einer Neueinphasung.

Treten jedoch keine weiteren Signale Vl auf, dann wird der Zähler Z3 seinen Höchststand erreichen und erneut A = 1 abgeben. Der Speicher SP4 übernimmt dieses Signal A = 1 und ermöglicht, daß beim Auftreten eines Impulses Vl das Zeitglied gestartet wird. In diesem zweiten Fall blieb das Signal A' = 1 erhalten.

Anhand der F i g. 1 bis 5 wurde bisher die Einphasung eines einzigen Datensignals DlO beschrieben. In den meisten praktisch realisierten Fällen sind mehrere Datensignale einzuphasen. Beispielsweise kann außer dem in F i g. 2 dargestellten Datensignal D 10 auch noch ein zweites Datensignal D20 gemäß Fig. 6 vorliegen, das die gleiche Struktur wie das Datensignal D 10. aber eine andere Phasenlage hat. In diesem Fall müssen die Envelopes der beiden Datensignale DlO und D 20 phasenmäßig in Übereinstimmung gebracht werden mit den Taktimpulsen Γ10. Das Taktsignal Γ10 wird mit der Synchronisierschaltungsanordnung SYl eir.^ephast und das Datensignal D 20 wird mit der Synchronisierschaltungsanordnung SVII eingephast. Als Synchronisierschaltungsanordnungen SKI bzw. SKII kann eine der in den Fi g. 1, 3,4,5 dargestellten Schaltungsanordnungen Sy 1, SV2, SV3, Sy4 verwendet werden.

Durch Wahl einer geeigneten Technologie lassen sich zentrale Teile der Synchronisierschaltungen Syi und Sy 11 durch einen einzigen Baustein realisieren. Dies kann ein spezieller Anwenderbaustein sein. Aufgrund der besonderen Strategie zum Suchen des Synchronisierbits mit einem steuerbaren Schieberegister ist es jedoch auch möglich, die Schaltungsanordnung mit einem Mikrocomputer aufzubauen. Je nachdem, welche dieser Schaltungsanordnungen benutzt wird, ergeben sich verschiedene Ausgangssignale, die in Fig.6 allgemein mit den Bezugszeichen DI bzw. DII bezeichnet sind.

F i g. 7 bezieht sich auf den Fall mehrerer Datensignale DlO, D 30, deren Bitraten unterschiedlich sind. Das Datensignal D 30 unterscheidet sich somit vom in F i g. 2 dargestellten Datensignal D10 durch die Anzahl der pro Sekunde übertragenen Bits.

Es wird aber angenommen, daß die Envelopes dieser Daiensigr.ale D10 und D30 aus je π Bits bestehen und daß eine gemeinsame Grundperiode existiert, die durch die Taktimpulse Π festgelegt ist. Die Taktimpulse Γ10 werden, wie anhand der F i g. 1 beschrieben, mit Hilfe

Il

des I aklgebers Tf/100 uikI des Krequen/teilers /Tl er'cugt.

Kntsprcclvndcs pill für clic Takte zum Dalensignul P .30. Betrachtet iii;in den Kinsatz der Synchronisicranordming in der Praxis, dann stellt man fest, d.:ß die Suche nach ilen Synchronisierbits einmal bei der Inbetriebnahme und /um anderen bei Störungen auf den Datenleitungen notwendig wird. Die Vergleichet·- und Bcwertungssehaltungen VRSM. VI1S2. VBSX VBS4 der .Synchronisieranordnungen sind somit zeitlich hauptsächlich mit der Überwachung des Synchronismus belastet.

Ks isi aber nicht notwendig, das eingephaste Datensignal ständig /u überwachen. Ks genügt, den Synchronismus von Zeit /u Zeil /u kontrollieren. Wenn

man nun weiter davon ausgeht, daß nur selten zwei Datenleitungen gleichzeitig in Beirieb genommen werden, dann wird ts sinnvoll, die Vergleicher- und Bewprtiiiigsschaltungen VÄSM, VBS2. VBS3. VßS4für die beMen Datcnsignale DIO und D30 nur einmal aufzubauen und mit einer Umschaltung t/5 zu versehen. Diese Umschaltung führt der VBS die Daten und Takle eines Datensignal zu und gibt die Steuersignale an die entsprechenden Einrichtungen der Synchronisieranordnung weiter.

Durch dieses Vorgehen wird der Aufwand auch für die Behandlung mehrerer Datensignale günstig. Auch diese Schaltungsanordnung läßt sich mit einem Mikrocomputer realisieren, der die Umschaltung ebenfalls vornehmen kann.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche;

1, Schaltungsanordnung zum Herstellen und Aufrechterhalten des Gleichlaufs zwischen dem von den örtlich erzeugten Bittaktimpulsen abgeleiteten Envelopetaktimpulsen und den in den Envelopes eines binärcodierten Signals regelmäßig an einer vorgegebenen Bitstelle enthaltenen Synchronisierbits vorgegebener Polaritätsaufeinanderfolge in Signalübertragungsanlagen, insbesondere in Nachrichten- oder Datenübertragungsanlagen, dadurch gekennzeichnet,

daß ein mit den örtlich erzeugten Bittaktimpulsen (T 100) an seinem Weiterschiebeeingang angesteuertes Schieberegister (SR),
das eine Anzahl (n = 10) von Schieberegisterstufen (1 bis 10) hat, die mindestens so groß ist wie die Anzahl (zehn) der in einem Envelope (zum Beispiel ENi) des Signals (D 10) insgesamt enthaltenen Statusbits (d t&_t Synchronisierbits (d 11) und Nachrichtenbits bzw. Datenbits (d 12 bis d 19).
das seinem Speichereingang seriell zugeführte binärcodierte Signal (D 10) bitseriell aufnimmt und im Takt der örtlich erzeugten Bittaktimpulse (TiOO) weiter verschoben an den parallel zueinander liegenden Bewertungsausgängen seiner Schieberegister (1 bis 10) bitparallel anbietet und
daß eine nachgeschaltete Vergleichseinrichtung (VGL) über eine dazwischenliegende Schalteinrichtung (SW) das vom Bewertungsausgang jeweils einer einzigen .Schieberegisterstufe (zum Beispiel 4) angebotene und um eine der Anzahl (drei) der zuvor durchlaufenen Schieberegisterstuf'en (1 bis 3) entsprechende Anzahl (drei) von Bittaktimpulsen (TlOO) verzögerte Bit (zum Beis^.el c/23) in dem dem zeitlichen Abstand zweier Envelopes (EN 1 und EN2) entsprechenden Envelopetakt (TiO) mit dem jeweils vorhergehenden Bit (d 13) dieser Schieberegisterstufe (4) vergleicht (mittels EX) und bei zumindest summarischer Übereinstimmung (EX liefert I-Signal)der Binärwerte (Z.und Hoder Hund LJdieser Bits (c/20 und d 10 bis d29 und d 19) zweier jeweils aufeinanderfolgender Envelopes (zum Beispiel EN 2 und EN 1) mit den Binärwenen (L und H) der erwarteten Synchronisierbits (d2i = 52 und dii = S;) ein das Vorhandensein des Gleichlaufs angebendes Signal (V2) liefert sowie
bei einer vorgegebenen Anzahl (vier) von zumindest summarischen Nichtübereinstimmungen (EX liefert O-Signal) der Binärwerte (L und H oder H und L) dieser Bits (d20 und t/10 bis c/29 und t/19) zweier jeweils aufeinanderfolgender Envelopes (zum Beispiel EN2 und EN 1) mit den Binärwerten (L und H) der erwarteten Synchronisierbits (W21 = S 2 und dii = 51) die Schalteinrichtung (5VV^sO oft an den Bewertungsausgang der jeweils nächstfolgenden Schieberegisterstufe (zum Beispiel 5) umsteuert (mittels VI über Zi an Z 2), bis die Vergleichseinrichtung (VGL) eine zumindest summarische Übereinstimmung (EX liefert 1-Signal) der Binärwerte (L und Hoder Hund L)dieser Bits (d20 und d\Ö bis c/29 und i/19) zweier jeweils aufeinanderfolgender Envelopes (zum Beispiel EN2 und EN 1) mit den Binärwerten (L und H) der erwarteten Synchronisierbits (d2\ = 52 und d 11 = 51) erkennt und das das Vorhandensein des Gleichlaufs angebende Signal (V2) liefert.
2. Schaltungsanordnung nach Anspruch I, dadurch

gekennzeichnet,

daß die Vergleichseinrichtung (VGL) im wesentlichen einen ersten Speicher (SPi), einen zweiten Speicher (SP2) und ein Logikglied (EX) enthält,
daß das verzögerte und über die Schalteinrichtung (SW) gegebene Datensignal (Dii) einem Eingang des ersten Speichers (SP 1) und dessen Ausgangssignal einem Eingang des zweiten Speichers (SP 2) zugeführt werden,

daß in die beiden Speicher (SPi, SP2) nur jene Bits übernommen werden, die gleichzeitig mit dem Envelopetakt (TiO) auftreten,
daß die Ausgänge des ersten und des zweiten Speichers (SPi, SP2) an Eingänge des Logikgiiedes (EX) angeschlossen sind

und daß mit Hilfe des Logikgiiedes (EX) Vergleichsimpulse (VI) betreffend die fehlerhafte Synchronisierung bzw. das das Vorhandensein des Gleichlaufs angebende Signal (V2) gewonnen werden.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein Zähler (Z 3) vorgesehen ist, der die das Vorhandensein des Gleichlaufs angebenden Signale (V2) zählt und der vor Erreichen eines vorgegebenen speziellen Zählerstands ein Alarmsignal (A = 0) und nach Erreichen des betreffenden Zählerstands ein Durchschaltesignal (A = 1) an ein erstes Verknüpfungsglied (t/3) abgibt, über welches ein verzögertes Datensignal (DiV) weitergeleitet wird (F ig. 3).
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Envelopetakt (TiO) eine monostabile Kippstufe (MF) ansteuert, die ausgangsseitig ein für die Übertragung der Datensignale dienendes Verknüpfungsglied (U 3) und über einen Inverter (IN2) ein Rücksetzsignal für einen Speicher (SP3) Hefen, der durch das Vorhandensein des den Gleichlauf angebenden Signals (V2 bzw. /4 ,/ansteuerbar ist.
5. Schaltungsanordnung nach eimern der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß mit Hilfe eines gesonderten Speichers (SPA) eine vorgegebene Auszeit festgelegt wird, während der ein die Vergleichsimpulse (Vl) betreffend die fehlerhafte Synchronisierung zählender Zähler (ZI) stillgesetzt ist.