DE2147565C3 - Schaltungsanordnung zum Herstellen und Überwachen des wertmäßigen Gleichlaufs zwischen den Abtastimpulsen eines Datenempfängers und den in diesem eintreffenden Daten - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Herstellen und Überwachen des wortmäßigen Gleichlaufs zwischen den Abtastimpulsen eines Datenempfängers und den in diesem eintreffenden Daten in Fernschreib- oder ähnlichen Datenübertragungsanlagen durch ständiges Überprüfen des coderichtigen Auftretens voir synchron übertragenen Codewörtern vorgegebener Struktur mittels eines im Rhythmus der Codeelemente (Telegrafierschritte, Bits) taktgesteuerten Schieberegis'ers und eines diesem nachgeschalteten Codeprüfers, der bei Übereinstimmung der im Schieberegister jeweils vorliegenden Information mit der erwarteten Information hinsichtlich der vorgegebenen Struktur der Codewörter ein das Vorliegen eines vollständigen Codeworts und damit des Gleichlaufs anzeigendes Signal abgibt.

Bei einer bekannten Datenübertragungsanlage, nämlich einem bekannten Telegrafiesystem wird mittels einer Code-Prüfeinrichtung außer ά..τ Empfangseinrichtung auch ein Umpoler gesteuert, der periodisch in vorgegebenen Abständen die Polarität einer Gruppe von Bits umkehrt Durch diese Maßnahme wird die Polarität der sendeseitig umgekehrten Codewörter auch empfangsseitig umgekehrt. Der empfangsseitig vorgesehene Umpoler muß daher in Phase mit der sendeseitig vorgenommenen Umpolung gesteuert werden.

Bei bekannten svnchronen Telegrafiesystemen wird mittels einer Code-Prüfeinrichtung zunächst eine erste Gruppe aufeinanderfolgender Bits, beispielsweise der aufeinanderfolgenden Bits 1 bis 7 geprüft, und es wird festgestellt, ob diese Gruppe ein Codewort ist Bei einem Code, der beispielsweise allen Zeichen eine Kombination von je drei 1-Werten und je vier 0-Werten zuordnet, wird mittels einer derartigen Code-Prüfeinrichtung überprüft, ob die einzelnen Gruppen aus genau drei 1-Werten und vier 0-Werten gebildet werden, und in Abhängigkeit vom Prüfungsergebnis wird ein Fehlersignal ausgegeben. Nach Prüfung der ersten sieben Bits (beispielsweise der Bits 1 bis 7) wird die Prüfung der nächsten sieben Bits (der Bits' 8 bis 14) vorgenommen. Das Prüfungsergebnis liegt somit erst nach Empfang jeder Gruppe vor, Und es muß der Empfang einer weiteren Kombination von Bits (entspre-

chend einem der Zeichen) abgewartet werden, bis erneut eine Maßnahme zur empfangsseitigen Phasenverschiebung durchgeführt werden kann. Eine derartige Einphasurig hat den Nächteil, daß relativ viel Zeit

verlorengeht die besser zur Übertragung der Daten verwendet werden könnte.

Die Erfindung bezweckt eine Telegrafiezeichensynchronisiereinrichtung anzugeben, die den Nachteil der bekannten Einrichtung vermeidet

Erfindungsgemäß wird die Aufgabe bei der Schaltungsanordnung der eingangs genannten Art dadurch gelöst, daß ein gleichfalls irn Rhythmus der Codeelemente taktgesitiierter (mittels Pl) Zähler nach einer jeweils mit der Anzahl der Codeelemente eines vollständigen Codeworts übereinstimmenden Anzahl von eingangsseitig eintreffenden Zählimpulsen ein Prüfsignal an eine vorgeschaltete VerknüpfungsschaJ-tung abgibt die so ausgebildet ist, daß sie bei Fehlen dieses Prüfsignals ständig, dagegen bei Anliegen des Prüfsignals nur bei gleichzeitigum Anliegen des das Vorliegen eines vollständigen Codeworts im Schieberegister anzeigenden Signals die Zuführung des nächsten Zählimpulses an den Zähler ermöglicht

Falls die Schaltungsanordnung in einer Datenübertragungsaniage eingesetzt wird, bei der im Sender und im Empfänger jeweils ein Umpoler vorgesehen ist der periodisch in vorgegebenen Abständen die Polarität einer Gruppe von Codeelementen umkehrt und die Polarität darauffolgender Gruppen von Codeelementen nicht umkehrt ist es vorteilhaft wenn der Ausgang des Zählers an den Eingang eines weiteren Zählers angeschlossen ist und wenn der Ausgang des weiteren Zählers an den Steuereingang des empfangsseitigen Umpolers angeschlossen ist

Ein bevorzugtes Ausführungsbeispiel der Erfindung ist dadurch gekennzeichnet daß der Codeprüfer einen Zähler enthält der periodisch zurückgestellt wird und der ein Signal abgibt, das einen ersten Wert annimmt falls die vorgegebene Zahl eingestellt ist daß das vom Zähler ausgegebene Signal einen zweiten Wert annimmt wenn der Zählerstand erreicht ist der sich von der vorgegebenen Zahl unterscheidet daß nach dem Empfang eines vorangehenden Codeelementes einer Nachricht uis zum Empfang des nachfolgenden Codeelementes dieser Nachricht die im Schieberegister gespeicherten Codeelemente über einen Rückkopplungsweg seriell aus dem Schieberegister ausgegeben und dem Eingang des Schieberegisters zugeführt werden und daß dem Eingang des Zählers einerseits alle Bits des Scnieberegisters — mit Ausnahme des zuerst eingespeicherten Codeelements — und andererseits das nachfolgende Codeelement der Nachricht dem Zähler zugeführt werden.

Ein vorteilhafter Aufoau des Codeprüfers wird außerdem erreicht, wenn eine Verknüpfungsschaltung vorgesehen ist die während des Empfangs der Codeelemente der Nachricht die Speicherung dieser Codeelemente in das Schieberegister ermöglicht und die Rückführung der Codeelemente des Schieberegisters sperrt und die nach dem Empfang des vorangehenden Codeelcmtnts der Nachricht bis zum Empfang des nachfolgenden Codeelements dieser Nachricht die Rückführung der Codeelemente des Schieberegisters bewirkt

Im folgenden werden Ausführungsbeispieie der Erfindung anhand von F i g. 1 bis 4 beschrieben, wobei in mehreren Zeichnungen dargestellte gleiche Bauteile und Signale mit gleichen Bezugszeichen gekennzeichnet bind. Es zeigt

F i g. 1 eine Zeichensynchronisiereinrichtung in prinzipieller Darstellung,

Fig.2 Impulsdiagramme, anhand derer die Wirkungsweise der Schaltungsanordnung nach F i g, I erläutert wird,

F i g. 3 ein Ausführungsbeispiel der in F i g. 1 dargestellten Code-Prüfeinrichtung und

Fig.4 Impulsdiagramme, anhand derer die Wirkungsweise der Code-Prüfeinrichtung nach Fig.3 erläutert wird.

Die in F i g. 1 dargestellte Synchronisiereinrichtung besteht aus den Frequenzteilern 2 und 3, dem UND-Gatter 4, dem NICHT-Gatter 5, dem UND-Gatter 6, ferner der Code-Prüfeinrichtung 7, dem Schieberegister 8 und dem Umpoler 9.

Über den Schaltungspunkt 11 wird eine Nachricht Na zugeführt die aus einer Folge von Binärwerten 0 und 1 besteht, wie sie beispielsweise in Fig.2 dargestellt ist Jeweils sieben aufeinanderfolgende Binärwerte (Bits) sind einem Zeichen, beispielsweise einem Buchstaben des Alphabets oder einer Ziffer zugeordnet

Diese Nachricht Na wird dem Umpoler 9 zugeführt der jeweils die Polarität von sieben >ifeinanderfolgenden Bits umkehrt und die Polarität

folgenden

einundzwanzig Bits nicht umkehrt Im vorliegenden Fall wird angenommen, daß die Polarität der ersten sieben Bits A, B, C, D, E, F, G umgekehrt wird, wogegen die Polarity der folgenden Bits H, I, J, K, L, M, N, Q nicht geändert wird. Auf diese Weise ergibt sich die Nachricht Nb.

Die Nachricht Nb wird dem Schieberegister 8 zr^eführt Das Schieberegister 8 besiut sieben Binärstufen 8a, 8b, Sc, 8e, 8f, 8d und 8g, die jeweils ein Bit speichern. Die Nachricht Nb wird somit der Stufe 8g zugeführt und unter Verwendung der Schiebeimpulse Po werden die einzelnen Bits jeweils um eine Stufe weitergeschoben. Es sind somit entsprechend den sieben Bits, die einem Zeichen zugeordnet sind, genau sieben Stufen 8a bis 8g vorgesehen. Die in F i g. 1 dargestellte Zeichensynchronisiereinrichtung hat die Aufgabe, die Empfangseinrichtung (nicht darg :stellt) derart zu takten, daß jeweils nur solche sieben aufeinanderfolgenden Bits ausgewertet werden, die ein Co'ewort bilden. Außerdem hat die in Fig. 1 dargestellte Zeichensynchronisiereinrichtung die Aufgabe, den Umpoler 9 derart zu takten, daß jeweils nur die Polarität aufeinanderfolgender Bits umgekehrt wird, die ein Codewort bilden.

Die Stufen 8a bis 8g des Schieberegisters 8 sind über die Eingänge a, b, c, d e, f und g mit der Code-Prüfeinrichtung 7 verbunden, die feststellt, ob die im Schieberegister 8 gespeicherten Bits zu einem Zeichen gehören oder nicht. Wenn beispielsweise der Code derart aufgebaut ist, daß ein Codewort (entsprechend einem Zeichen) aus drei 1-Werten und vier 0-Werten bestehen muß, dann gibt die Code-Prüfeinrichtung 7 über den Ausgang 7Λ ein 0-Signal bzw. ein 1 -Signal ab, wenn r*ie im Schieberegister 8 gespeicherten Binärwerte aus drei 1-Werten und vier 0-Werten bestehen bzw. nicht bestehen.

Der Frequenzteiler 2 hat ein Teilungsverhältnis von 7 :1 und gibt übet den Ausgang 2Λ immer dann einen Impuls ab, wenn dem Eingang 2a sieben Impulse zugeführt werden. Der Frequenzteiler 3 hat ein Teilungsverhältnis von 4:1 und gibt über seinen Ausgang Zh einen Impuls ab, wenn dem Eingang 3a vier Impulse zugeführt werden.

Die über den Schaliangspunkt 12 bzw. 13 zugeführten Taktimpulse PO bzw. P1 haben die gleiche Impulsfolgefrequenz Und sind in Fig.2 dargestellt Jeder dieser Taktimpulse ist genau einem Bit der Nachrichten Na

und Nb zugeordnet. Die Taktimpulse Pl sind aus funktionstechnischen Gründen geringfügig Verzögert gegenüber den Taktimpuisen PO.

Im folgenden wird die Wirkungsweise der Schaltungsanordnung nach Fig. 1 anhand der Impulsdiagramine nach Fig.2 erläutert. Es wird angenommen, daß im Zeitpunkt (6 vom Ausgang Th ein O-Signal abgegeben wird, welches bedeutet, daß die Code-Prüfeinrichtung 7 keinen Fehler festgestellt hat und daß die im Schieberegister 8 gespeicherten Bits zu einem Codewort (Zeichen) gehören. Unter dieser Voraussetzung wird vom Ausgang 6Λ ein O-Signal, vom Ausgang 5Λ ein 1-Signal und vom Ausgang 4Λ ebenfalls ein !-Signal an den Frequenzteiler 2 abgegeben. Wenn sieben derartige Impulse dem Eingang 2a zugeführt worden sind, wird über den Ausgang 2Λ ein Ausgangsimpuls abgegeben. Zwecks vereinfachter Darstellung u/irrf angpnnmmrir daß 711m Zeitpunkt / 7 vnm Ausgang 4Λ der siebente Impuls abgegeben wird, so daß ab dem Zeitpunkt Π vom Ausgang lh ein Ausgangsimpuls abgegeben wird. Der Ausgangsimpuls vom Ausgang 2Λ bewirkt keine Änderung des über den Ausgang 5h abgegebenen Signals, solange vom Ausgang Th ein den Gleichlauf anzeigendes O-Signal abgegeben wird. Zu den Zeitpunkten <8 und i9 werden daher weiterhin Impulse über den Ausgang 4Λ an den Frequenzteiler 2 abgegeben.

Es wird angenommen, daß zum Zeitpunkt 110 die Code-Prüfeinrichtung 7 einen Fehler feststellt und über den Ausgang Th ständig ein 1-Signal abgibt Zu den Zeitpunkten Ml, ί 12, ί 13 wird vom Ausgang 6Λ weiterhin ein O-Signal abgegeben, da das UND-Gatter 6 über seinen Eingang 6b gesperrt bleibt Wenn bis zum Zeitpunkt 114 wieder sieben Impulse über den Ausgang 4Λ an den Frequenzteiler 2 zugeführt worden sind und nun vom Ausgang 2Λ wieder ein Impuls abgegeben wird, ergibt sich am Ausgang 6Λ nun ein 1-Signal, das ein O-Signal am Ausgang 5Λ und am Ausgang 4h bewirkt, so daß dem Frequenzteiler 2 zunächst keine weiteren Impulse zugeführt werden und der 1-Wert des Signals 2h aufrechterhalten wird. Auf diese Weise wird die Impulszählung durch den Frequenzteiler 2 so lange unterbrochen, bis vom Ausgang Th wieder ein O-Signal abgegeben wird, was in Fig.2 zum Zeitpunkt 117 der Fall ist wie nachfolgend noch erläutert wird.

Mittels der Code-Prüfeinrichtung 7 werden laufend Codeprüfungen vorgenommen. Es wird beispielsweise angenommen, daß zum Zeitpunkt 115 die sieben Bits D, E F. G, H, I, /(O 1 1 10 10) überprüft werden. Da diese sieben Bits insgesamt vier 1-Werte enthalten, können die sieben Bits kein Codewort sein (ein Codewort müßte drei 1-Werte enthalten), und es wird vom Ausgang Th ein 1-Signal und vom Ausgang 4Λ ein 0-Signal abgegeben. Zum Zeitpunkt 116 werden die sieben Bits E, F. G, H, I, J, K(IIl 1 0 1 0 0) überprüft Da diese sieben Bits insgesamt wieder vier 1-Werte enthalten, können sie kein Codewort sein, und es wird vom Ausgang Th wieder ein 1-Signal und vom Ausgang 4h wieder ein 0-Signal abgegeben.

Zum Zeitpunkt 117 werden die sieben Bits F, G, H, IJ, K, L (1 1 0 1 0 0 G) überprüft, und da diese sieben Bits drei 1-Werte und vier 0-Werte enthalten, wird über den Ausgang Th ein 0-Signal und in weiterer Folge über den Ausgang 4h ein 1-Signal abgegeben. Die Code-Prüfeinrichtung 7 prüft somit Gruppen von Bits, deren einzelne Bits mindestens zu einer vorhergehenden Gruppe und/oder mindestens auch zu einer nachfolgenden Gruppe gehören. Beispielsweise prüft die Code-Prüf einrichtung 7 zum Zeitpunkt 116 eine Gruppe, bestehend aus den Bits E₁ F, G, H, I, J, K. Dabei gehören die Bits E, F, G, H, I, /auch zur vorhergegangenen Gruppe mit den Bits D₁E, F, G, H, I,/und die Bits F, G, H₁1, J, K gehören

auch zur nachfolgenden Gruppe mit den Bits F, G₁H₁I₁/, K₁L

Ab dem Zeitpunkt /17 beginnt der Frequenzteiler 2 aufgrund des über den Ausgang 4Λ zugeführten Impulses wieder zu zählen und gibt nach sieben

ίο Impulsen erneut einen Ausgangsimpuls über den Ausgang 2h ab.

Zum Zeitpunkt 118 werden die Bits G. H, I, J, K, LM überprüft und vom Ausgang Th wird ein 1-Signal abgegeben, weil es sich um kein Codewort handelt.

Dieses 1 -Signal (Fehlersignal) kommt jedoch nicht zur Wirkung, da übur den Ausgang 2Λ des Frequenzteilers 2 ein O-Signal abgegeben wird. Es wird somit nur so lanee eine überlappende Prüfung vorgenommen, solange kein Codewort gefunden ist Ab dem Zeitpunkt /17, zu dem ein Codewort gefunden wurde, werden die Signale der Codepi-üfeinriclitung 7 nur periodisch zu Zeitpunkten wirksam, die dem Zeitpunkt t T entsprechen. Es sind dies die Zeitpunkte, zu denen vom Ausgang 2Λ ein 1-Signal abgegeben wird Wenn zu diesen Zeitpunkten über den Ausgang Th I-Signale bzw. O-Signale abgegeben werden, dann wird die Zuführung weiterer Impulse zum Frequenzteiler ΊΧ unterbunden bzw. nicht unterbunden.

Die Ausgangsimpulse des Frequenzteilers 2 werden über den Eingang 3a dem Frequenzteiler 3 zugeführt, der mit einem Teilungsverhältnis von 4 :1 mit jedem vierten Impuls einen Ausgangsimpuls über den Ausgang 3Aan den Umpoler 9 abgibt

Auf diese Weise wird der Umpoler 9 derart gesteuert, daß er die Polarität der Gruppe mit den sieben aufeinanderfolgenden Bits A, B, C, D. E, F, G umkehrt und die Polarität der einundzwanzig folgenden Bits (drei Gruppen) nicht umkehrt Unter Verwendung dieses Umpolers 9 wird bei ungestörter Übertragung eine Nachricht Nb erhalten, wie sie auch sendeseitig (vor der

Umpolung) vo^rgelegen hat Bei manchen Übertragungssystemen ist es üblich, sendeseitig die Bits jedes achten Zeichens polaritätsmäßig umzukehren. In diesem Fall ist anstelle des Frequenzteilers 3 ein Frequenzteiler mit einem Teilungsverhältnis 8 :1 vorzusehen. Der Umpoler 9 kehrt somit die Polarität einer Gruppe von sieben aufeinanderfolgenden Bits um und kehrt die Polarität von neunundvierzig aufeinanderfolgenden Bits (sieben Gruppen) nicht um.

Fig. 3 zeigt «in Ausführungsbeispiel der Code-Priifeinrichtung 7 nach Fig. 1. Diese Code-Prüfeinric¹ "ung besteht aus dem Zähler 15, den UND-Elementen 6,16, 17,18, dem NICHT-Element 19, dem ODER-Element 20 und dem NICHT-Element 21. Der Schaltungspunkt 22 ist an den Eingang 5a (Fig. 1) angeschlossen. Der Schaltungspunkt 23 ist an den Ausgang 2h angeschlossea Über den Schaltungspunkt 24 werden die Ausgangsimpulse des Frequenzteilers 3 zugeführt Über den Schaltungspunkt 25 bzw. 26 bzw. 27 wird die Impulsfolge P2 bzw. P3 bzw. P4 zugeführt Die Impulsfolgen P2, P3, P4 sind in F i g. 4 dargestellt

Der Zähler 15 zählt bis sieben und gibt ein 0-Signal ab,

wenn der Zählerstand »drei« eingestellt ist, und gibt ein 1-Signal ab, wenn ein anderer Zählerstand eingestellt ist Die Wirkungsweise der Schaltungsanordnung nach Fig.3 wird nun anhand der impuisdiagräffiine nach F ig. 4 erläutert

Es wird zunächst vorausgesetzt, daß in den Stufen 8a bis 8g die Bits A, B, C, D, E, F, G der Nachricht Nb

gespeichert sind. Die Impulse P2 dienen als Schiebeimpulse. Kurz nach Auftreten des Impulses P21 wird das in der Stufe 8a gespeicherte Bit A über das UND-Element 16 und das ODER-Element 20 übertragen und in Stufe ^gespeichert. Gleichzeitig werden die in den Stufen 8bbis ^gespeicherten Bits B, C, D₁E, F₁G um jeweils eine Stufe in die Stufen 8a bis 8f verschoben, so daß nach dieser Operation in den Stufen Sa bis Bg die Bits B, C, D. E, F, G, A gespeichert sind.

Normalerweise wird durch ein 1-Signal, das vom Ausgang h des ODER-Elementes 20 an den Zähler 15 abgegeben wird, der Zählerstand des Zählers 15 um eine 1 erhöht Mit dem Bit A wird jedoch keine Erhöhung des Zählerstandes bewirkt, weil durch das gleichzeitige Auftreten der Impulse P2\ und F4 unter Verwendung des UND-Elementes 18 eine Rückstellung des Zählers 15 vorgenommen wird, so daß der Zähler 15 keine Zählung vornimmt.

Durch die sechs Impulse .P22 bis P27 der Impulsfolge P2 werden der Reihe nach alle in den Stufen 8b bis 8g gespeicherten Bits B, Q D, E, F, G seriell über die Stufe 8a ausgelesen und in die Stufe 8g eingegeben, so daß mit dem Impuls P27 die gleiche Kombination von Binärwerten (A, B, Q D, E, F, G) wie vor dem Auftreten des Impulses P2i im Schieberegister eingeschrieben ist. Im Zuge der Rückführung der Bits B, C, D, E, F, G werden die 1 -Werte der Bits B, C, D, E, Fgezählt.

Mit dem Impuls P3, der über den Schaltungspunkt 26 zugeführt wird, und der etwa gleichzeitig während der Dauer des Impulses P28 der Impulsfolge P2 auftritt, wird einerseits unter Verwendung des NlCHT-Eiementes 19 das UND-Element 16 gesperrt, so daß das γοη der Stufe 8a ausgelesene Bit A den weiteren Vorgang nicht stört, und andererseits wird das UND-Element 17 in die Lage versetzt, das Bit H der Nachricht M? (zugeführt über den Ausgang 9h) weiterzuleiten. A.uf diese V/eise wird das neue Bit H der Nachricht Nb in der Stufe 8g gespeichert und durch den Zähler 15 gezählt Der Impuls P28 hat die gleiche Wirkung wie der über den Schaltungspunkt 12 (Fig. 1) zugeführte Impuls PO. Insgesamt werden also die sechs Bits B, C, D₁ E, F, G (zugeführt über das UND-Element 16) und das neue Bit f/der Nachricht Nb (zugeführt über das UND-Element Vf) gezählt Wenn der Zählerstand »drei« eingestellt ist, dann wird über den Ausgang 6Λ ein O-Signal abgegeben, und wenn ein anderer Zählerstand eingestellt ist, dann wird über den Ausgang 6Λ und über den Schaltungspunkt 22 ein 1-Signal abgegeben.

Die Erfindung ist nicht auf die Code-Prüfeinrichtung 7 beschränkt, sondern ist auch mit anders aufgebauten Code-Prüfeinrichtungen betreibbar.

Hierzu 2 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Schaltungsanordnung zum Herstellen und Oberwachen des wortmäßigen Gleichlaufs zwischen den Abtastimpulsen eines Datenempfängers und den in diesem eintreffenden Daten in Fernschreib- oder ähnlichen Datenübertragungsanlagen durch ständiges Überprüfen des coderichtigen Auftretens von synchron übertragenen Codewörtern vorgegebener Struktur mittels eines im Rhythmus der Codeelemente (Telegrafierschritte, Bits) taktgesteuerten Schieberegisters und eines diesem nachgeschalteten Codeprüfers, der bei Übereinstimmung der im Schieberegister jeweils vorliegenden Information mit der erwarteten Information hinsichtlich der vorgegebenen Struktur· der Codewörter ein das Vorliegen eines vollständigen Codeworts und damit des Gleichlaufs anzeigendes Signal abgibt, dadurch gekennzeichnet, daß ein gleichfalls im Rhythmus der Cciijeeienientc takigesieuerier (mittels Pl) Zähler (2) nach einer jeweils mit der Anzahl (sieben) der Codeelemente eines vollständigen Codewortes übereinstimmenden Anzahl (sieben) von eingangsseiijg (an 2a) eintreffenden Zählimpulsen (Pt von 4h) ein Prüfsignal (»1« von 2h) an eine vorgeschaltete Verknüpfungsschaltung (6, 5, 4) abgibt, die so ausgebildet ist, daß sie bei Fehlen dieses Prüf signals (»0« von 2h) ständig, dagegen bei Anliegen des Prüfsignals (»1« von 2h) nur bei glei hzeitigem Anliegen des das Vorliegen eines vollständigen Coiiewo^r*s im Schieberegister

(8) anzeigenden Signal:? (»0« von Th) die Zuführung des nächsten Zähiimpuls.es (P 1 in 4a) an den Zähler (2) ermöglicht.

2. Schaltungsanordnung nach Anspruch 1, für eine Datenübertragungsanliiige, bei der im Sender und im Empfänger jeweils ein Umpoler vorgesehen ist, der periodisch in vorgegebenen Abständen die Polarität einer Gruppe von Codeelementen umkehrt und die Polarität darauffolgender Gruppen von Codeelementen nicht umkehrt, dadurch gekennzeichnet, dp'} der Ausgang (2h)des Zählers (2) an den Eingang (3a) eines weiteren Zählers (J) angeschlossen ist und daß der Ausgang (3h) des «/eiteren Zählers (3) an den Steuereingang (9b) des empfangsseitigen Umpolers

(9) angeschlossen ist.

3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, für eine Diittenübertragungsanlage, bei der die Codeelemente der übertragenen Codezeichen eine vorgegebene: Zahl von einer der beiden Arten von Binärwerter aufweisen, dadurch gekennzeichnet, daß der Codcprüfer (7) einen Zähler (15)

' enthält, der periodisch .'.urückgestellt wird und der ein Signal abgibt, das einen ersten Wert (»0«) annimmt, falls die vorgegebene Zahl eingestellt ist, daß das vom Zähler (15) ausgegebene Signal einen zweiten Wert (»1«) anrimmt, wenn der Zählerstand erreicht ist, der sich von der vorgegebenen Zahl unterscheidet, daß nsich dem Empfang eines vorangehenden Codeeiementes einer Nachricht (Nb) bis zum Empfang (lies nachfolgenden Codeelementes dieser Nachricht (Nb)die im Schieberegister (8) gespeicherten Codedemente über einen Rückkopplungsweg (16, 20) sieriell aus dem Schieberegister (8) ausgegeben und dem Eingang des Schieberegisters (8) zugeführt werden Und daß dem Eingang des Zählers (15) einerseits alle Bits (a bis g) des

Schieberegisters (8) — mit Ausnahme des zuerst eingespeicherten Codeelements (a) — und andererseits das nachfolgende Codeelement (h) der Nachricht (Nb)dem Zähler (15) zugeführt werden.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß eine Verknüpfungsschaltung (1(5, 17, 19, 20) vorgesehen ist, die während des Empfangs der Codeelemente der Nachricht (Nb) die Speicherung dieser Codeelemente in das Schieberegister (8) ermöglicht, und die Rückführung der Codeelemente des Schieberegisters (8) sperrt und die nach dem Empfang des vorangehenden Codeelements der Nachricht (Nb) bis zum Empfang des nachfolgenden Codeelements dieser Nachricht (Nb) die Rückführung der Codeelemente des Schieberegisters (8) bewirkt (F i g. 3 und 4).