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Synchronisation eines Umcodierers für Blockcodes
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in einer digitalen Ubertrazungsstrecke Die Erfindung betrifft ein
Verfahren zur Synchronisierung eines Umcodierers für Blockcodes in einem Leitungsendgerät
einer digitalen Ubertragungsstrecke unter Auswertung derjenigen Signalfehler, die
durch das Auftreten eines verbotenen Codewortes des Blockcodes oder durch GrenzwertUberschreitungen
der laufenden digitalen Summe am Blockende des Ubertragungssignals signalisiert
werden, sowie eine Anordnung zur Durchführung des erfindungsgemäßen Verfahrens.
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Die weitere Verbreitung digitaler Ubertragungsstrecken führt zu dem
Wunsch, die digitalen Signale mehrerer Übertragungsstrecken zusammenzufassen und
über beispielsweise zu den tibertragungsstrecken von Trägerfrequenzsysteron parallele
Kabe lstrecken zu übertragen.
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Durch die frequenzabhängige Dämpfung der verwendeten Kabel ist bei
einer bestimmten Bitrate der zu Ubertragenden digitalen Signale nur eine bestimmte
Entfernung überbrückbar, nach der eine Regenerierung der Impulse des Ubertragungssignals
erforderlich ist. Wegen der Parallelität von digitalen Ubertragungsstrecken und
Trägerfrequenz-Übertragungsstrecken sind die Regeneratoren für die digitalen Signale
mit in die Zwischenverstärkerstellen für die Trägerfrequenzsysteme eingebaut.
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Damit ist die Feldlänge bei derartigen digitalen Ubertragungsstrecken
gleich der bei Trägerfrequenzsystemen.
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Oberhalb einer vom Frequenzgang des Kabels abhängigen Bitrate wird
aber die durch die Dämpfung begrenzte Feldlänge bei digitalen Übertragungsstrecken
kleiner
als die Feldlänge vergleichbarer Trägerfrequenzsysteme.
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Abhilfe kann in diesem Falle eine Verringerung der Obertragungsgeschwindigkeit
bei unveränderter Ubertragungskapazität bieten, die durch Verwendung mehrstufiger
digitaler Signale erreicht wird. Die Umcodier mg von binären in mehrstufige digitale
Signale erfolgt unter Anwendung sogenannter Blockcodes, ein häufig verwendeter Vertreter
der Blockcodes ist der 4B3T-Code, von dem mehrere Varianten bekannt sind.
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Aus der Veröffentlichung von M. Bertelsmeier "Digitale Signalübertragung
mit einem 4B3T-Blockoode - Untersuchungen an einem Code für 139,264 Mbit/s", Technischer
Bericht 44 TBr 65 vom September 1978 der Deutschen Bundespost, Forschungsinstitut
beim FTZ, ist die Verwendung derartiger Codes bei der digitalen Nachrichtenübertragung
bekannt. Weiterhin ist daraus bekannt, bei der empfangsseitigen Umcodierung die
Blocksynchronisierung dadurch zu sichern, daß das Auftreten eines verbotenen Codewortes
überwacht wird, das dct die Form dreier ternärer Nullschritte hat. Eine derartige
Überwachung des Ubertragungssignals auf Coderegelverletzungen erfordert einen vergleichweise
geringen Schaltungsaufwand, wegen des seltenen Auftretens dieser bestimmten Coderegelverletzung
ist aber bei einer Neusynchronisation eine längere Synchronisierzeit zu erwarten.
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Weiterhin ist es aus der vorstehend genannten Literaturstelle bekannt,
die laufende digitale Summe am Blockende auf die Überschreibung der zulässigen Grenzwerte
zu überwachen. Auch bei dieser Uberwachungsmethode ist der aufwand vergleichsweise
gering, die Fehlerhäufigkeit ist höher als im erstgenannten Fall, so daß eine Neusynchronisierung
schneller abläuft.
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Es ist weiterhin bekannt, das Übertragungssignal auf das Auftreten
von Codeworten mit digitalen Wortsummen
zu überwachen, die beim
aktuellen Wert der laufenden digitalen Summe nicht zulässig sind. Diese Methode
berücksichtigt alle möglichen auftretenden Coderegelverletzungen. Es handelt sich
damit um die am besten geeignete Methode, sofern im synchronen uiid im nichtsynchronen
Zustand dasselbe Kriterium verwendet wird. Der Schaltungsaufwand dieser Methode
ist jedoch erheblich größer als bei den beiden vorgenannten Methoden.
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Zur Erreichung einer möglichst hohen Sicherheit gegen irrtümlich angenommenen
Verlust des Blocksynchronismus einerseits wegen eines sehr kurzzeitigen Fehlerbursts
und zur Erreichung kurzer Neusynchronisationszeiten andererseits ist es erforderlich,
ein Synchronisationsverfahren zu finden, bei dem im nichtsynchronen Zustand eine
wesentlich höhere Anzahl an.Fehlermeldungen gegenüber dem synchronen Zustand bei
hoher Schrittfehlerhäufigkeit auftreten.
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Die Aufgabe der Erfindung besteht darin, ein Verfahren der eingangs
erwähnten Art zu finden, das mit vergleichsweise geringem Aufwand realisierbar ist.
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Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß während des synchronen
Zustandes nur das Auftreten desverbotenen Codewortes ausgewertet wird, daß eine
Überschreitung einer vorgegebenen Fehlerzahl über mehrere Zählzeiten bei der Auswertung
des verbotenen Codewortes als WegSall des synchronen Zustandes angesehen und eine
neue Synchronisation veranlaßt wird, daß daraufhin durch einen Steuerimpuls ein
im Signalweg vor der überwachungsstelle angeordneter Serien-Parallel-Wandler umgeschaltet
wird, daß für eine vorgegebene Haltezeit die Auswertung der laufenden digitalen
Summe am Blockende in die Fehlerratenüberwachung einbezogen wird und außerdem auf
eine zweite, niedrigere Anzahl an Zählzeiten umgeschaltet wird und daß danach wieder
auf die erste
Anzahl der Zählzeiten und auf die alleinige Auswertung
des verbotenen Codewortes umgeschaltet wird. Dieses Verfahren ist in einfacher Weise
an die unterschiedlichen Blockcodes anpaßbar und damit vielseitig einsetzbar. Zur
einfachen Erkennung von Coderegelverlet7'ngen ist es zweckmäßig, bei der empfangsseitigen
Umcodierung eines im 4B5T-Code vorliegenden Übertragungsaignals als verbotenes Codewort
eine Folge von drei ternären Nullzeichen zu wählen. Zur Sicherheit gegen im synchronen
Zustand kurzzeitig auftretende Bschelfehler ist es zweckmäßig, daß die vorgegebene
Fehlerrate dann als überschritten gilt, wenn während dreier unmittelbar aufeinanderfolgender
Zeitintervalle mehr als eine vorgegebene Anzahl n zulässige Fehler auftreten. Zur
Verringerung der Neusynchronisationszeit ist es dabei zweckmäßig, daß während der
Neusynchronisation eine zweite, niedrigere Fehlerrate als überschritten gilt, sofern
während eines einzigen Zeitinvervalls mehr als eine vorgegebene Anzahl n zulässiger
Fehler auftreten.
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Im Patentanspruch 5 ist aurdem eine erfindungsgemäße Anordnung zur
Durchführung des erfindungsgemäßen Verfahrens näher beschrieben.
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Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert
werden. In der Zeichnung zeigen Fig. 1 das Blockschaltbild des Leitungsendgerätes
einer digitalen Übertragungsstrecke nach dem Stande der Technik, Fo 2 das Blockschaltbild
eines bekannten Codeumsetzers mit zusätzlichen Einrichtungen zur Codefehlererkennung
und Codefehlerauswertung und Fig. 3 eine Schaltungsanordnung zur Codefehlerauswertung
nach der Erfindung.
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Das in der Fig. 1 dargestellte Leitungsendgerät spricht dem aus der
DE-OS 29 44 377. Es enthält im Anschluß an eine digitale Schnittstelle DS einen
Sendeteil mit einem Empfangsinterface EI, einem sendeseitigen Codeumsetzer CUS und
einem Sendeverstärker SV, dessen Ausgang über einen Anschluß F1ab an eine Leitungsschnittstelle
LS angeschlossen ist. Der für die Gegenrichtung vorgesehene Empfangsteil des Leitungsendgerätes
enthält einen über den Anschluß Flan an die Leitungsschnittstelle angeschlossenen
Endregenerator ER, einen an dessen Ausgangsanschluß angeschlossenen empfangsseitigen
Codeumsetzer CUE und ein Sendeinterface SI, dessen Ausgang über einen Anschluß F2ab
an die digitale Schnittstelle angeschlossen ist, an die sich beispielsweise ein
Multiplexteil anschließen kann.
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Bei der digitalen Schnittstelle und der Leitungsschnittstelle handelt
es sich um uebergänge, an denen genormte Signale anstehen. Durch den sendeseitigen
Codeumsetzer wird das an der digitalen Schnittstelle DS aufgenommene Signal so umgewandelt,
daß es der an der Leitungsschnittstelle LS vorgeschriebenen Norm entspricht. Dazu
wird das am Anschluß F2an ankommende Signal im Empfangsinterface EI entzerrt, dann
amplituden-und zeitmäßig regeneriert, falls erforderlich auch verwürfelt und dann
dem sendeseitigen Codeumsetzer CUS zugeführt. In diesem Codeumsetzer erfolgt eine
Umformung in ein Signal in einem Blockcode als Leitungscode; im vorliegenden Fall
erfolgt die Umformung nach den Regeln des 4B3T-Codes.
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Danach wird das Signal im Sendeverstärker SV verstärkt und über den
Anschluß F1ab sowie gegebenenfalls auch über Fernspeiseweichen und Blitzschutzeinrichtungen
an den Anfang des Übertragungskabels abgegeben.
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In der Gegenrichtung entspricht die Leitungsschnittstelle LS dem Ende
des entsprechenden Übertragungska-
bels mit dem Anschluß Silan,
Das von der Leitung kommende Signal wird im Endregenerator ER entzerrt, amplituden-und
zeitmäßig regeneriert und dann dem empfangsseitigen Codeumsetzer CUE zugeführt.
In diesem erfolgt die RUckumwandlung von Ternär- in Binärsignale entsprechen: dem
4B3T-CodeO Im nachgeschalteten Sendeinterface SI wird das Signal entsprechend der
Norm für die nachgeschaltete digitale Schnittstelle DS gebildet.
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In der Fig. 2 sind der Endregenerator ER und der angeschlossene empfangsseitige
Codeumsetzer CUE des Leitungsendgerätes nach Fig. 1 zusammen mit Ergänzungen detailliert
dargestellt. Der an das Übertragungskabelende Flan angeschlossene Endregenerator
ER enthält eingangsseitig einen Dämpfungsentzerrer DE, an den hintereinander ein
Ampi4tudenentscheider AE und ein Zeitentscheider ZE mit jeweils zwei Signalwegen
angeschlossen sind, wobei im einen Signalweg die positiven Eingangs impulse regeneriert
und als ein unipolarer Impulszug PCM+ abgegeben werden während im anderen Signalweg
die negativen Eingangs impulse regenerie£-t und als zweiter unipolarer Impuls zug
PCM- an den nachgeschalteten Codeumsetzer CUE abgegeben werden. Der Empfangsregenerator
ER enthält weiterhin einy an den Dämpfungsentzerrer DE angeschlossene Anordnung
TR zur Taktsignalrückgewinnung, die ein Taktsignal T1 an den Zeitentscheider ZE
und an den nachgeschalteten Codeumsetzer CUE abgibt. Mit den Eingangsanschlüssen
des Codeumsetzers CUE ist ein Serien-Parallel-Wandler SP verbunden, in dem die aus
sechs Ternårzeichen bestehenden Worte des Ubertragungssignals an s@chs parallelen
Ausgängen bereitgestellt werden. Mit diesen parallelen Ausgängen sind die sechs
parallelen Eingänge einer Decodierlogik DL verbunden, in der die Ternärworte in
Binärworte umgesetzt und diese über vier parallele Ausgänge an die vier parallelen
Eingänge eines Zwischenspeichers ZS abgegeben werden. Mit den vier parallelen Ausgängen
des Zwischenspeichers sind die vier
parallelen Eingänge eines Parallel-Serien-Wandlers
PS verbunden, der am Anschluß SE eine Binärzeichenfolge abgibt.
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Mit dem Anschluß des Godeumsetzers CUE für den vom Endregenerator
ER erzeugten ersten Bittakt T1 ist ein Bittakteingang des Serien-Parallel-Wandlers
SP sowie ein erster Taktteiler TT1 verbunden, der mit einem Teilerverhältnis von
3:1 den dem Bittakt entsprechenden Worttakt T2 erzeugt, der dem Serien-Parallel-Wandler
SP, dem Zwischenspeicher ZS sowie einem Phasendiskriminator PD zugeführt wird. Dieser
Phasendiskriminator ist Teil einer Phasenregelschleife, die den Generator G mit
einer Schwingfrequenz entsprechend 4/3 der Frequenz des ersten Bittaktes T1 enthält.
Die Generatorschwingung wird einem zweiten Taktteiler TT2 mit einem Teilerverhältnis
von 4:1 zur Erzeugung des neuen binären Worttaktsignals T4 zugeführt, das dem anderen
Anschluß des Phasendiskriminators PD zur Erzeugung eines Vergleichssignals zugeleitet
wird. Das binäre Worttaktsignal T4 und das binäre Bittaktsignal T3 werden außerdem
den entsprechenden Eingängen des Paralle l-Serien-Wandlers PS zugeführt.
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Durch diese Schaltung des empfangsseitigen Codeumsetzers CUE wird
erreicht, daß Serien-Parallel-Wandler SP, Decodierlogik DL und Zwischenspeicher
ZS mit aus den Ternärsignalen abgeleiteten Taktsignalen betrieben werden und ein
dem Serien-Parallel-Wandler vorgeschalteter Pufferspeicher nicht erforderlich ist.
Das Abfragen des Zwischenspeichers ZS durch den P,arallel-Serien-Wandler PS erfolgt
mit dem Worttakt für die Binärsignale, so daß Phasenschwankungen der Ternärzeichen
von dem mit einem vergleichsweise langsamen Taktsignal betriebenen Zwischenspeicher
ZS aufgefangen werden können.
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Zur Sicherung der Synchronisation ist diese aus der vorerwähnten Offenlegungsschrift
bekannte Anordnung durch eine Anordnung CE zur Codefehlererkennung und eine Anordnung
CA zur Codefehlerauswertung ergänzt. Der Eingang der Anordnung zur Codefehlererkennung
ist mit einer Reihe innerer Anschlüsse der Decodierlogik DL verbunden, die Anordnung
CE zur Codefehlererkennung enthält parallel eine bekannte Anordnung zur Erkennung
dreier ternärer Nullzeichen sowie eine weitere bekannte Anordnung zur Feststellung
von Überschreitungen der zulässigen Grenzwerte der laufenden digitalen Summe am
Blockende. Die Ausgangssignale beider Fehlererkennungsschaltungen werden über getrennte
Ausgänge der Anordnung CE zur Codefehlererkennung an entsprechende Eingänge der
Anordnung CA zur Codefehlerauswertung abgegeben, die an ihrem Ausgang einen Steuerimpuls
erzeugt, der einem Setzeingang des Serien-Parallel-Wandlers und gegebenenfalls auch
Alarmierungseinrichtungen zugeführt wird.
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In der Fig. 3 ist die AnorAuflg CA zur Codefehlerauswertung nach der
Fig. 2 detaillierter beschrieben; der Eingang El entspricht dabei dem Eingang, an
den von der Anordnung CE zur Codefehlererkennung bei Auftreten von drei ternären
Nullzeichen Signalimpulse abgegeben werden, während der Eingang E2 bei Überschreitungen
der laufenden digitalen Summe am Blockende Signalimpulse erhält. Mit dem Eingang
E1 ist direkt der eine Eingang eines ersten Gatters vom ODER-Typ verbunden, während
der zweite Eingang E2 mit dem Signaleingang eines ersten ge3teuerten Umschalters
S1 verbunden ist, dessen anderer eingang mit dem logischen Null-Pegel und dessen
Ausgang mit dem anderen Eingang des ersten Gatters G1 verbunden ist. Der Ausgang
des ersten Gatters ist mit dem Eingang eines Fehlerzählers FZ verbunden, dem außerdem
periodisch ein Rücksetzsignal RS zugeführt wird, das die Zeitbasis für den Fehlerzähler
festlegt. Der Aus-
gang des Fehlerzählers ist mit dem Eingang eines
dreistufigen Uberlaufzählers SZ verbunden, der nach Art eines Schieberegisters aufgebaut
ist und durch die Rücksetzimpulse RS des Fehlerzählers getaktet wird. Der Ausgang
der ersten Stufe des Überlaufzählers ÜZ ist mit dem ersten Eingang eines zweiten
UND-Gatters G2 direkt verbunden, während die Ausgänge der zweiten und der dritten
Stufe des Überlaufzählers - über die Ruhekontakte eines zweiten Umschalters S2 jeweils
getrennt mit einem zweiten bzw. dritten Eingang des zweiten UND-Gatters G2 verbunden
sind. Die Arbeitskontakte des zweiten Umschalters S2 sind mit einem Anschluß verbunden,
an dem der logische Eins-Pegel ansteht. Vom Ausgang des zweiten UND-Gatters T2 wird
ein Steuerimpuls SPI zum Serienparallelwandler geleitet, außerdem wird der Impuls
über einen Impuls speicher IS mit einer Haltezeit entsprechend der längsten zu erwartenden
Neusynchronisierzeit an Steuereingänge des ersten und des zweiten Umschalters S1
bzw. S2 angegeben.
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Im synchronen Betrieb ist der erste Umschalter S1 in der gezeigten
Stellung, so daß nur die über den Eingang El eintreffenden, auf dem Auftreten von
ternären 000-Codeworten beruhenden Fehlerimpulse über das erste UND-Gatter G1 ZU1
Fehlerzähler FZ gelangen. Erkennt dieser Fehlerzähler in einer durch die Rücksetzimpulse
RS vorgegebenen;Zahlzeit mehr als die zulässigen n Fehler, dann wird vom Fehlerzähler
FZ ein erster tiberlaufimpuls an den Uberlaufzähler OZ abgegeben.Wiederholt sich
dies in den nächsten beiden unmittelbar aufeinanderfolgenden Zeitintervallen, so
gilt der Blocksynchronismus als verloren, die Neusynchronisation beginnt. Die neue
Synchronisation wird dadurch veranlaßt, daß an den Ausgängen der drei Stufen des
tfberlaufzählers UZ eine logische Eins ansteht, die vom ersten Stufenausgang direkt
und von den beiden anderen Stufenausgängen über den in
der gezeigten
Stellung befindlichen zweiten Umschalter S2 zu den entsprechenden Eingängen des
zweiten UND-Gatters gelangen und dieses zur Abgabe eines Steuerimpulses SPI veranlassen.
Durch den Steuerimpuls SPI wird zum einen der Serienparallelwandler SP entsprechend
der Fig. 2 um eine Stelle weitergesetzt, zum anderen gelangt der Steuerimpuls über
den Impulsspeicher IS zu den beiden Umschaltern S1 und S2, die für die Haltezeit
des Impulsspeichers IS jeweils umgeschaltet werden. Durch die Umschaltung des ersten
Umschalters S1 wird bewirkt, daß nun auch die durch Verletzungen der laufenden digitalen
Summe am Blockende enstehenden Fehlerimpulse über das erste Gatter zum Fehlerzähler
FZ gelangen Die Umschaltung des zweiten Umschalters S2 bewirkt, daß anstelle der
Ausgänge der Stufen 2 und 3 des Überlaufzählers nunmehr am zweiten und dritten Eingang
des zweiten Gatters jeweils der logische Eins-Pegel ansteht und damit jedes Ausgangssignal
der ersten Stufe des Uberlaufzählers zur Erzeugung eines Steuerimpulses SPI tUhrt.
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Um den Blocksynchronismus möglichst schnell wieder herstellen-zu können,
werden also während der durch die Speicherzeit des Imnltlsspeichers IS begrenzten
Neusynchronisationszeit eine größere Anzahl an Fehlerimpulsen auf den Fehlerzahler
FZ gegeben und damit die auswertbare Häufigkeit der Coderehlermeldungen im asynchronen
Betrieb erhöht. Durch die gleichzeitige Umschaltung der Verbindungen zwischen Überlaufzähler
und zweitem Gatter führt nunmehr schon ein einmaliges Überschreiten der Fehlerschwelle
zu einem Steuerimpuls, so daß die eingang gestellte Forderung nach einer schnellen
Neusynchronisation gewährleistet ist.
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6 Patentansprüche 3 Figuren
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