DE3852167T2

DE3852167T2 - Einrichtung und Verfahren zur sicheren digitalen Übertragung.

Info

Publication number: DE3852167T2
Application number: DE3852167T
Authority: DE
Inventors: Jr Charles William Einold; Russell Woodbury Gonnam; Karl Christina Koch; Pamela Mary Maynard-Nenno; Roger Elliott Ray; Harold Barry Shutterly; Shan Chyi Sun
Original assignee: Asea Brown Boveri Inc USA
Current assignee: ABB Inc USA
Priority date: 1987-09-08
Filing date: 1988-09-01
Publication date: 1995-05-24
Anticipated expiration: 2008-09-02
Also published as: EP0311251A3; EP0311251A2; KR960007807B1; JPH0198336A; DE3852167D1; EP0311251B1; KR890006020A; US4899383A

Description

Technisches Gebiet

Die vorliegende Erfindung betrifft Einrichtungen und Methoden zur digitalen Zeitmultiplex-Kommunikation. Insbesondere betrifft sie Einrichtungen und Methoden zur Übertragung von Schutzrelaisinformationen und enthält Vorrichtungen und Verfahren, die die Sicherheit derartiger Kommunikationen durch Sicherstellung einer schnellen Neusynchronisierung bei Unterbrechung des Signals verbessern. Auch betrifft die Erfindung solche Kommunikationen, in denen Sprache und/oder sonstige Daten in demselben Zeitmultiplex-Signal wie die Relaisinformationen übertragen werden.

Stand der Technik

Elektrizitätsversorgungsunternehmen bauen in ihre Stromnetze Überwachungs- und Schutzrelaiseinrichtungen ein, um zuverlässigen Betrieb und maximale Verfügbarkeit sicherzustellen. Diese Einrichtungen müssen häufig mit gleichartigen Einrichtungen an den Enden langer übertragungsleitungen korrespondieren. Das Kommunikationsmittel besteht traditionell entweder aus Richtfunk- oder Fernsprechstrecken. Richtfunkstrecken sind leider gegen verschiedene Umweltbedingungen wie Regen, Schnee und Nebel empfindlich. Gewöhnliche Fernsprechstrecken über entweder vermittelnde oder nicht-vermittelnde Netze erfüllen nicht die Zuverlässigkeits- und Verfügbarkeitserfordernisse für Schutzrelaistechnik. Gewöhnliche Fernsprechkommunikationssysteme wie T1- oder T3-Netze sind nicht für sicheren Betrieb ausgelegt und können nicht schnelle Neusynchronisierung während Signalverlustzeiten bereitstellen.
In dem Artikel von J.O. Kolchmeyer et al. "A Multi- Mode PCM Transceiver Chip for 1.544 mbit/sec Digital Communications [Ein PCM-Mehrmoden-Sender/Empfänger- Baustein für digitale 1,544-Mbit/sec-Kommunikationen]" (Proceedings of the IEEE 1987 Custom Integrated Circuits Conference) ist ein gewöhnliches Fernmeldesystem offenbart, dessen "T1"-Format mit 1,544 Mbit/sec in ein "System"-Format mit 4,096 Mbit/sec mittels einer 1,25um- CMOS-VLSI-Vorrichtung umgewandelt wird.
In einem T1-Fernmeldesystem sind Bytes von Daten aus 24 Kanälen zeitlich in einen seriellen Bitstrom verschachtelt. Der Bitstrom wird in eine Folge von Rahmen aufgeteilt, die jeweils aus einem Synchronisierbit gefolgt von einem Datenbyte aus jedem Kanal (193 Bit pro Rahmen) bestehen. Die Synchronisierbit in jeder, Überrahmen genannten Gruppe von 12 Rahmen sind in einer eindeutigen Folge kodiert. Die laufend wiederholte Folge wird zur Synchronisierung von T1-Dekodierern benutzt. In einem erweiterten Rahmenformat wird nur ein Bit für vier Rahmen benutzt und die eindeutige sechs-Bit-Folge wiederholt sich alle 24 Rahmen.
Datenbytes von jedem Kanal sind im T1-Format durch 23 Datenbytes von den anderen Kanälen getrennt. Als Ergebnis können, wenn der Bitstrom an einem Empfänger entschachtelt wird, Synchronisierungsfehler bewirken, daß Kanäle quer verbunden werden oder Daten aus unterschiedlichen Kanälen miteinander vermischt werden. Um die möglicherweise aus einer derartigen Datenvermischung entstehenden groben Auswirkungen zu verhindern werden die Daten zu allen Kanälen zwischengespeichert und während der Zeiten, wenn Synchronisationsfehler an einem Empfänger entdeckt werden, festgehalten.
Das einzige für die Synchronisierung im T1-Format bereitgestellte Bit pro Rahmen genügt zur Aufrechterhaltung von Synchronisation, nachdem sie stattgefunden hat, erleichert aber nicht die schnelle Neusynchronisierung wenn eine Unterbrechung des Datenempfangs eintritt. Bei der Neusynchronisierung gibt es 193 Bit- stellen, an denen die verlorene Synchronisierungsfolge vorkommen kann. Bei der Suche nach der Synchronisierungsfolge können leicht falsche Anzeigen vorkommen, da die Kanaldaten freilaufen. Infolgedessen sind an einer bestimmten Bitstelle mehrere Wiederholungen der Folge erforderlich, ehe Synchronisation sichergestellt ist.
Bei der T1-Datenrate werden 12 Rahmen in 1,5 Millisekunden empfangen und drei Wiederholungen der Synchronisierungsfolge erfordern daher mindestens 4,5 Millisekunden. Die tatsächliche, zur Neusynchronisierung erforderliche Zeit ist eine Größe, die von drei Faktoren abhängig ist: (1) der Anzahl von Bitstellen, die gleichzeitig durchsucht werden (Geräteaufwand), (2) der Anzahl falscher Anzeigen, die in den Kanaldaten vorkommen, und (3) der Anzahl von Stellen, die durchsucht werden müssen, ehe die richtige Stelle zufällig lokalisiert wird.
Für einen Schutzrelais-Datenkanal ist die maximale Neusynchronisierungszeit als zwei Millisekunden angegeben worden. Das standardmäßige T1-System ist daher unannehmbar und eine besondere Synchronisierungsanordnung ist erforderlich.
Zusätzlich zu dem obigen ist der Auslastungsgrad der Kommunikationsfähigkeit gewöhnlicher Fernsprechsysteme wie T1 oder Richtfunknetze sehr gering wenn diese fest einer einzigen Schutzrelaisanwendung zugeordnet sind. Es besteht daher ein Bedarf an einem Kommunikationsnetz, das voll ausgelastet werden kann und dabei die notwendige Sicherheit für Schutzrelaistechnik bietet.
Es ist dementsprechend eine Hauptaufgabe der Erfindung, eine Einrichtung und ein Verfahren für sichere Schutzrelaiskommunikation bereitzustellen.
Eine weitere Aufgabe der Erfindung ist es, ein Verfahren und eine Einrichtung für die schnelle Neusynchronisierung eines Zeitmultiplex-Kommunikationssignals bei verlorengegangener Synchronisation bereitzustellen.
Es ist eine weitere wesentliche Aufgabe der Erfindung, eine Methode und eine Einrichtung bereitzustellen, die die obigen Aufgaben löst und dabei volle Auslastung der Kommunikationssystemfähigkeit bietet.
Es ist eine besondere Aufgabe der Erfindung, eine Methode und eine Einrichtung bereitzustellen, die die obigen Aufgaben löst und dabei ein standardmäßiges T1-Format benutzt.

Darstellung der Erfindung

Diese und weitere Aufgaben werden von der Erfindung erfüllt, in der ein sicheres digitales Kommunikationssystem Mittel zur Zeitmultiplexierung einer Mehrzahl von Kanälen zum Bilden eines seriellen Bitstroms mit aufeinanderfolgenden Rahmen enthält, wobei jeder Rahmen eine feste Anzahl von Bit wie beispielsweise ein Byte von jedem Kanal enthält. Der serielle Bitstrom wird kodiert, indem eines einer Folge von getrennten, eindeutig kodierten Signalen wiederholt in die feste Anzahl von Bits für einen ausgewählten Kanal in jedem von n aufeinanderfolgenden Rahmen eingefügt wird. Der kodierte serielle Bitstrom wird an eine entfernte Stelle übertragen, wo die jüngsten Bits, deren Anzahl der Anzahl von durch den ausgewählten Kanal in n Rahmen überspannten Bits gleicht, fortlaufend zurückgehalten werden. Aufeinanderfolgende Teile, mit einer festen Anzahl von Bits, des zurückgehaltenen Bitstroms, die durch die Länge eines Rahmens voneinander verabstandet sind, werden mit gespeicherten Werten der Folge von eindeutig kodierten Signalen verglichen. Wenn diese sequentiellen Teile, mit einer festen Anzahl von Bits, des empfangenen Bitstroms eine ausgewählte Übereinstimmung mit gespeicherten Werten der Folge von eindeutig kodierten Signalen erzeugen, dann wird ein Synchronisationssignal erzeugt. Das Synchronisationssignal wird zur Entschachtelung des empfangenen Signals benutzt.
Die neuesten Bits des seriellen Bitstroms werden in einer Reihe von in Serie miteinander verbundenen Serien- Serien-Schieberegistern festgehalten. Die sequentiellen Teile, mit einer festen Anzahl von Bits, des festgehaltenen Bitstroms werden mit der Folge der eindeutig kodierten Signale unter Benutzung einer Anzahl von Serien-Parallel-Schieberegistern verglichen, in die angegebene Bits aus den Serien-Serien-Schieberegistern um die Anzahl von Bits in einem Rahmen beabstandet eingegeben werden. Die Parallelausgaben der Serien- Parallel-Schieberegister werden sodann mit den gespeicherten Werten der Folge eindeutig kodierter Signale verglichen. In dem beispielhaften System werden n-1 Serien-Serien-Schieberegister und n Serien-Parallel- Schieberegister benutzt, wobei n die Anzahl aufeinanderfolgender Rahmen ist, die mit der Folge von eindeutig kodierten Signalen kodiert sind.
In der bevorzugten Ausführungsform der Erfindung wird ein Vergleich zwischen den angegebenen Bits des empfangenen Serienbitstroms und den gespeicherten kodierten Signalen unter Benutzung von programmierbaren Speichermitteln durchgeführt, die mit jedem der eindeutig kodierten Signale entsprechenden Adressen programmiert sind. Die Parallelausgaben der Serien-Parallel- Schieberegister werden als Adressen an die programmierbaren Speichermittel angelegt, so daß, wenn die Bits des Empfangssignals in den angegebenen Bit der Serien-Serien-Schieberegister den Adressen der eindeutig kodierten Signalen gleichen, ein Synchronisationssignal erzeugt wird.
Mit den eindeutig kodierten Signalen, die zur Bestigung einer Übereinstimmung mit gespeicherten Werten im Empfänger verglichen werden, können mehr als ein Kanal kodiert werden. Je mehr Kanäle so kodiert werden, um so mehr wird die zur zuverlässigen Synchronisierung des Signals erforderliche Anzahl von Rahmen reduziert, jedoch wird auch der Datengehalt des Signals reduziert.
Die Erfindung ist besonders geeignet für ein Schutzrelaissystem. In dieser Anwendung können die Relaisinformationen in einigen der Rahmen eines Kanals eingebettet werden, der mit eindeutig kodierten Synchronisiersignalen kodiert ist. In der bevorzugten Form dieser Ausführungsform sind redundante Relaisdaten zusammen mit Überprüfungssignalen wie Paritätsüberprüfungen in einem der mit den kodierten Synchronisiersignalen kodierten Kanälen eingebettet. Bei dieser Anordnung können die Daten und Überprüfungssignale in dem Augenblick aus dem seriellen Bitstrom abgeleitet werden, in dem eine Übereinstimmung zwischen dem empfangenen kodierten Signal und den gespeicherten Werten der kodierten Signale erkannt wird.
In der Anwendung auf ein Schutzrelaissystem wird volle Auslastung des Systems durch Übertragung von Sprach- und/oder Digitaldaten auf anderen Kanälen des Mehrkanalsystems erreicht. Dieselbe schnelle Synchronisierung der anderen Kanäle kann durch einen Zähler erreicht werden, der durch das Schutz- und Synchronisationskanalsynchronisierungssignal auf die Anzahl von Bits zwischen dem Synchronisierungssignal und dem Anfang eines ausgewählten Sprach- oder Datenkanals vorgeladen wird. Die Ausgabe dieses Zählers wird von einer gewöhnlichen Dekodiervorrichtung zur Umwandlung der seriellen Daten in eine entsprechende analoge Sprachkanal- oder digitale Datenkanalausgabe benutzt.
Die Erfindung umfaßt sowohl die Methode als auch die Einrichtungen für sichere digitale Kommunikationen nach den unabhängigen Ansprüchen 1, 14 und 20.

Kurze Beschreibung der Zeichnungen

Weitere Einzelheiten der Erfindung gehen aus der folgenden Beschreibung der bevorzugten Ausführungsformen im Zusammenhang mit den beiliegenden Zeichnungen hervor. Es zeigen:
Figur 1 ein Blockschaltbild eines die Erfindung enthaltenden sicheren Relaiskommunikationssystems;
Figur 2 ein Blockschaltbild eines sichereren Teils des sicheren Relaiskommunikationssystems der Figur 1;
Figur 3 ein das Format des durch das beispielhafte System erzeugten Signals darstellendes Diagramm;
Figur 4 ein Blockschaltbild des Schutzempfängers, der einen Teil des in Figur 2 dargestellten Systems bildet;
Figur 5 ein Blockschaltbild einer Abänderung des Systems nach Figur 2 nach einem weiteren Aspekt der Erfindung; und
Figur 6 ein Zeitdiagramm für die in Figur 5 dargestellte Abänderung der Erfindung.

Beschreibung der bevorzugten Ausführungsform

Die Erfindung wird in ihrer Anwendung auf ein sicheres Relaiskommunikationssystem beschrieben, das unter Verwendung von Faseroptik als das Kommunikationsmedium zur Maximalisierung der Zuverlässigkeit des Systems realisiert ist. Die Erfindung kann jedoch wesentliche Verbesserungen für sowohl metallische Kommunikationssysteme als auch solche mit ausgestrahlter Energie wie Mikrowellen oder Hochfrequenz darbieten.
Wie in Figur 1 dargestellt empfängt das beispielhafte System 1 verschiedene elektrische Eingaben zur Übertragung, wie Sprachsignale, zum Beispiel Fernsprechkommunikationen, Daten, zum Beispiel Rechnerkommunikationen, und Relaiskontaktschlüsse, zum Beispiel Schutzrelais- und Steuersignale. Die praktische Anwendung eines solchen Systems liegt im Stromversorgungsgebiet. Die Relaisdaten werden von Schutzvorrichtungen benutzt, die beispielsweise entlang einer Hochspannungsfreileitung installiert sind. Da diese Vorrichtungen Informationen austauschen müssen, ist das System zweiseitig gerichtet.
Die Relais-Kontaktschließsignale und die Datensignale sind Digitalsignale. Die Sprachsignale werden unter Verwendung von nicht gezeigten gewöhnlichen Einrichtungen in Digitalsignale umgewandelt. Die Digitalsignale werden an einen Multiplexer-Demultiplexer 3 angelegt, der abgehende Signale zeitlich verschachtelt und ankommende Signale entschachtelt. Das Zeitmultiplex- Signal wird an einen optischen Sender 5 angelegt, der das elektrische Pulssignal in ein optisches Pulssignal für die Übertragung über eine der Lichtleiterkanäle 7 in einem Lichtleiterkabel 9 umwandelt. An der Empfangsstelle 3' wird das digitale optische Signal von einem optischen Empfänger 11 in ein digitales elektrisches Signal zurückverwandelt und vom Multiplexer/Demultiplexer 5' entschachtelt.
Das beispielhafte System benutzt das T1-Format, damit die Einrichtung innerhalb bestehender Normen funktionieren kann und zu ihrer Realisierung bestehende elektronische Bauteile voll benutzt werden können. Das System ist jedoch nicht auf die T1-Normen beschränkt, sondern kann auch mit anderen Normen wie beispielsweise CEPT, DS3 und anderen realisiert werden. In ihrer Anwendung auf ein System mit dem T1-Format werden Datenbytes von 24 Kanälen zeitlich in einen seriellen Bitstrom verschachtelt. Der serielle Bitstrom ist in Rahmen eingeteilt, wobei jeder Rahmen ein Datenbyte von jedem Kanal und ein einzelnes Synchronisierbit enthält. Das T1-Synchronisierbit wird von der vorliegenden Erfindung nicht benutzt. Anstelle dessen wird durch die Erfindung eine neue Methode der Nachrichtensynchronisierung eingeführt, um unter schlechten Bedingungen schnelle Neusynchronisierung sicherzustellen.
In Figur 2 ist ein detaillierteres Blockschaltbild einer Station 3 des Kommunikationssystems der Figur 1 dargestellt. Die Sprachkanäle 15 und Datenkanäle 17 liefern dem Multiplexer/Demultiplexer 3 zu übertragende Signale auf einem seriellen Sendebus 19. Von einer Eingangs-/Ausgangs-Schutzsystemkarte 21 werden Relais- und Steuersystem-Relaiskontaktschließungseingaben an einen Schutzprozessor 23 weitergeführt, der die Eingaben auf bekannte Weise logisch verknüpft und Relais- und Steuersignale für die Übertragung auf dem seriellen Sendebus 19 erzeugt.
Der Multiplexer/Demultiplexer 3 enthält einen gewöhnlichen T1-Sender 25, der die verschiedenen auf dem seriellen Sendebus 19 empfangenen Signale in das T1- Format kodiert. Der T1-Sender gibt die seriellen Daten zusammen mit Taktimpulsen an einen gewöhnlichen Manchester-Kodierer 27 weiter, der die Datensignale und Taktimpulse unter Verwendung des Manchester-Protokolls auf gut bekannte Weise integriert. Der Manchester-kodierte serielle Bitstrom wird dann vom optischen Sender 5 in ein gepulstes optisches Signal für Übertragung über den Lichtleiter 7 umgewandelt.
An der Empfangsstelle wird das vom optischen Empfänger 11 erzeugte elektrische Impulssignal an einen Manchester-Dekodierer 29 im Multiplexer/Demultiplexer 3 angelegt. Vom Manchester-Dekodierer 29 werden die Daten- und Taktsignale voneinander getrennt und jeweils an einen gewöhnlichen T1-Empfänger 31 und an einen Schutzempfänger 33 angelegt. Der T1-Empfänger 31 ist ein gewöhnlicher Dekodierer, der die Kanäle des T1-Signals entschachtelt. Im beispielhaften System wird der T1-Empfänger 31 nur zur Dekodierung der Sprach- und Datenkanäle benutzt. Die entsprechenden Signale werden auf dem seriellen Empfangsbus 35 zum Sprachkanal 15 und Datenkanal 17 übertragen.
Der Schutzempfänger 33 bietet die für die im T1- Signal übertragenen Schutzdaten erforderliche Schnellsynchronisierung. Auch leitet er die Daten- und begleitenden Überprüfungssignale aus dem empfangenen zeitmultiplexsignal ab und überprüft und korrigiert die Daten unter Benutzung bekannter Verfahren. Die überprüften und korrigierten Daten werden danach auf den Schutzprozessor 23 übertragen, der Logiksignale zur Eingangs-/Ausgangs-Schutzkarte 21 zum Ansteuern von Ausgangskontakten entsprechend den übertragenen Daten weitergibt.
Wie oben besprochen entspricht die für Neusynchronisierung eines T1-Signals erforderliche Zeit nicht den Erfordernissen für ein Schutzrelaissystem in Anwendungen, in denen die maximale Neusynchronisierungszeit beispielsweise als 2 Millisekunden angegeben worden ist. Das Grundproblem bei der Synchronisierung von T1- Daten liegt in der Unterscheidung der periodischen Synchronisierungsfolge von den Kanaldaten, in die sie eingebettet ist. Die Kanaldaten können jede mögliche Folge enthalten aber die Wahrscheinlichkeit, daß eine bestimmte Folge in den Daten auftritt, verringert sich mit der Länge der Folge. Dabei wird vorausgesetzt, daß die Daten einigermaßen gut von einer Zufallsfolge dargestellt werden können. Die Fähigkeit, den Dekoder schnell zu synchronisieren, hängt daher von der Benutzung eines Formats ab, in dem lange Synchronisierungsfolgen in häufigen Zeitabständen empfangen werden.
Ein erfindungsgemäßes Format, das für die Synchronisierung von Relais-Schutzdaten benutzt werden kann, ist wie folgt: Kanal 1: S1 S3 S5 S6 S7 S8 Kanal 2: S2 S4 D1 D2 P1 P2
Dieses Format ist im gewöhnlichen T1-Signal eingebettet. Zwei T1-Kanäle werden allein für Relais-Schutzdaten und Synchronisierung benutzt. S1 bis S8 stellen eine Folge von 8 eindeutig kodierten Synchronisierungssignalen von Bytelänge dar. D1 und D2 sind redundante, jeweils ein Byte lange Kopien der zu übertragenden Schutzdaten. P1 und P2 sind Paritätsprüfbytes für die Daten D1 bzw. D2. Es ist ersichtlich daß Kanal 1 nur Synchronisierungsdaten überträgt, ein Byte pro T1-Rahmen, die sich alle 6 Rahmen wiederholen. Kanal 2 überträgt in der folgenden Reihenfolge: zwei Byte Synchronisierungsdaten S2 und S4, zwei Byte Schutzdaten D1 und D2 und zwei Byte Paritätsprüfdaten P1 und P2.
Die Art und Weise in der die Synchronisierungs-, Schutz- und Paritätsprüfdaten im T1-Format eingebettet sind, ist in Figur 3 dargestellt. Demnach enthält jeder Rahmen ein Rahmungsbit F gefolgt von einem Byte aus jedem von 24 Kanälen, CH1 bis CH24. So enthält jeder Rahmen 193 Bits, einen für das Rahmungsbit und acht Bits für jeden der 24 Kanäle. Die Rahmen werden seriell übertragen, um einen seriellen Bitstrom zu erzeugen, in dem Daten von jedem Kanal in Reihenfolge aller 193 Bits übertragen werden. So werden die eindeutig kodierten Synchronisierungssignale S1 bis S8 in zeitlicher Folge übertragen. In dem beispielhaften System werden zwei benachbarte Kanäle, beispielsweise Kanäle 1 und 2 benutzt, so daß die Schutz- und Synchronisierdaten in fortlaufenden 16-Bit-Folgen erscheinen, sowie die Daten von Kanälen 1 und 2 seriell in jedem Rahmen übertragen werden. Um Synchronisierung zu erhalten, sucht der Schutzempfänger nach der 2-Byte-Folge S1, S2 und dann nach S3, S4, die 193 Byte nach dem Anfang von S1 auftreten müssen, wenn die richtige Folge erkannt worden ist. Danach müssen in auf einanderfolgenden 193-Bit- Zeitabständen S5, S6, S7 und S8 gefunden werden, um die richtige Synchronisierung zu bestätigen. Das beschriebene System kann beliebige zwei aufeinanderfolgende Kanäle benutzen. Das System kann jedoch umkonfiguriert werden, um beliebige zwei Kanäle zu benutzen oder, was das anbetrifft, eine beliebige Anzahl von Kanälen, benachbart oder sonstwie.
Das T1-Signal wird mit 1,544 Megabits pro Sekunde (Mb/s) übertragen. So werden zur Übertragung jeden Rahmens 125 Mikrosekunden und zur Übertragung der Folge von 6 kodierten Rahmen 750 Mikrosekunden benötigt. Die vollständige kodierte Folge wiederholt sich alle 750 Mikrosekunden.
In Figur 4 ist der Teil des Schutzempfängers 33 für die Synchronisierung des empfangenen seriellen Bitstroms und Ableitung der Relaisnachricht und Paritätsprüfungen dargestellt. 193-Bit-Serien-Serien-Schieberegister 73, 39, 41, 43 und 45 sind seriell miteinander verbunden, um den übertragenen seriellen Bitstrom aufzunehmen. Diese Serien-Serien-Schieberegister speichern fortlaufend die neuesten Bits des empfangenen Signals.
Fünf von sechs 16-Bit-Serien-Parallel-Schieberegistern 49, 51, 53, 55 und 57 sind zur Aufnahme der seriellen Ausgabe eines der Serien-Serien-Schieberegister geschaltet. Das sechste Serien-Parallel-Register 47 empfängt den Anfang des Datenstroms, der an das Serien- Serien-Schieberegister 37 angelegt wird. Aus Figur 4 ist ersichtlich, daß die letzten 16 in das Serien-Serien- Schieberegister 37 einzugebenden Bits dieselben Bits sind, die im 16-Bit-Serien-Parallel-Schieberegister 47 erscheinen. Zusätzlich wird es offenbar sein, daß die letzten 16, vom Serien-Serien-Schieberegister 37 zum Serien-Serien-Schieberegister 39 weitergegebenen Bits, die daher in den ersten 16 Bits des Registers 39 erscheinen, dieselben Bits sind, die im 16-Bit-Serien- Parallel-Schieberegister 49 erscheinen. Gleichermaßen sind die ersten 16 Bits in den Serien-Serien- Schieberegistern 41, 43 und 45 dieselben Bits, die in den 16-Bit-Serien-Parallel-Schieberegistern 51, 53 und 55 erscheinen. Die letzten 16, vom letzten Serien-Serien- Schieberegister 45 auszugebenden Bits erscheinen in dem Serien-Parallel-Schieberegister 57. So ist ersichtlich, daß die in Seriegeschalteten Serien-Serien- Schieberegister den Serien-Parallel-Schieberegistern 16- Bit-Teile des seriellen Bitstroms im Abstand von einem Rahmen zuführen. Insgesamt werden die neuesten von zwei Kanälen in 6 Rahmen überspannten Bits fortlaufend zurückgehalten. Gleichzeitig speichern die 16-Bit-Serien- Parallel-Schieberegister zwei benachbarte Kanallängenabechnitte des Bitstroms auf sechs aufeinanderfolgenden Rahmen.
Die ersten acht Bits bzw. das erste Byte der parallelen Ausgabe vom 16-Bit-Serien-Parallel-Schieberegister 57 (das die ältesten Daten enthält) werden an einen programmierbaren Festwertspeicher (PROM) 59 angelegt und die letzten acht Bits werden an einen getrennten PROM 61 angelegt. Gleichermaßen werden die ersten acht parallelen Ausgänge des Serien-Parallel-Schieberegisters 55 mit dem PROM 63 werden und die letzten acht Bits mit einem PROM 65 verbunden. Für die Serien-Parallel-Schieberegister 53, 51, 49 und 47 sind nur die ersten acht parallelen Bits mit PROM 67, 69, 71 bzw. 73 verbunden.
Die Abschnitte der empfangenen seriellen Bitströme, die in den Serien-Parallel-Schieberegistern gespeichert sind, werden periodisch den Kanälen 1 und 2 des seriellen Bitstroms des übertragenen seriellen Bitstroms entsprechen. Das tritt an durch 193 Bits im übertragenen Signal getrennten Punkten ein. Bei jeder sechsten dieser Gelegenheiten werden Daten der Kanäle 1 und 2 von dem ersten der sechs kodierten Rahmen im Serien-Parallel- Schieberegister 57 gespeichert. Gleichzeitig werden Daten von Kanälen 1 und 2 in den nachfolgenden Rahmen 2 bis 6 in den Serien-Parallel-Schieberegistern 55, 53, 51, 49 bzw. 47 erscheinen. So wird an dieser Stelle die rechte Seite des Schieberegisters 57 die mit dem Signal S1 kodierten Bits des seriellen Bitstroms und die linke Seite die mit dem Signal S2 kodierten Bits enthalten. Gleichermaßen werden das Schieberegister 55 und die rechte Seite der Schieberegister 53, 51, 49 und 47 die den mit den anderen Synchronisiersignalen kodierten Teilen des Bitstroms entsprechenden Bits des übertragenen Bitstroms enthalten.
Die zu jeder Zeit in den Serien-Parallel-Schieberegistern gespeicherten Signale werden mit in den PROM gespeicherten Werten der Folge eindeutig kodierter Signale S1 bis S8 verglichen. Die PROM 59 bis 73 sind adressierbare Speicher. Die zugehörige Acht-Bit-Parallelausgabe vom zugehörigen Serien-Parallel-Schieberegister wird als Adresse an den PROM angelegt. In jedem der PROM ist in einer dem eindeutig kodierten, diesem PROM zugewiesenen Signal entsprechenden Adresse ein eine Entsprechung anzeigendes Signal gespeichert. In den anderen Adressen im PROM sind Signale gespeichert, die keine Entsprechung anzeigen. So wird, wenn das im zugehörigen Abschnitt des Serien-Parallel- Schieberegisters gespeicherte Signal der das diesem PROM zugewiesene eindeutig kodierte Signal darstellenden Adresse entspricht, das PROM auf eine Leitung 75 eine Ausgabe erzeugen, die eine Entsprechung anzeigt. Mit jeder der Leitungen 75 wird ein UND-Gatter 77 beaufschlagt, das ein Synchronisierungssignal erzeugt, wenn jeder der PROM ein Entsprechungssignal erzeugt. Dies tritt nur ein, und ein Entsprechungssignal wird nur erzeugt, für denjenigen Teil des Bitstroms, in dem Kanäle 1 und 2 in den Serien-Parallel-Schieberegistern mit den periodischen Rahmen in der mit dem ersten solcher periodischen Rahmen beginnenden Reihenfolge im Schieberegister 57 gespeichert sind.
Es ist ersichtlich daß, wenn der serielle Bitstrom so in den Serien-Parallel-Schieberegistern ausgerichtet ist, die redundanten Dateneingaben in Rahmen 3 und 4 des Kanals 2 wiederholt in der zweiten Hälfte der Serien- Parallel-Schieberegister 53 und 51 gespeichert werden. Gleichermaßen werden die Paritätsprüfsignale P1 und P2 für die redundanten Datensignale D1 und D2 zu dieser Zeit in der zweiten Hälfte der Serien-Parallel-Schieberegister 49 bzw. 47 gespeichert werden. So leitet bei Erzeugung des Synchronisierungssignals ein Mikroprozessor 78 die Daten- und Paritätssignale von dem digitalen Bitstrom ab, indem er die in den Serien-Parallel-Schieberegistern 53, 51, 49 und 47 gespeicherten Bits ausgibt. Die Daten werden wie oben erwähnt vom Mikroprozessor 78 vor ihrer Weitergabe an den Schutzprozessor 23 überprüft und korrigiert.
Wie schon besprochen wiederholen sich die sechs aufeinanderfolgend kodierten Rahmen alle 750 Mikrosekunden und es ist daher ersichtlich, daß Neusynchronisierung viel schneller als beim gewöhnlichen T1-Format erreicht werden kann.
Bei der langen Folge von gleichkodierten Synchronisiersignalen, die erfindungsgemäß bereitgestellt wird, ist es höchst unwahrscheinlich, daß eine falsche Synchronisierung eintreten würde. Zum Schätzen der Wahrscheinlichkeit einer solchen falschen Erkennung können wir annehmen, daß alle Daten zufallsmäßig sind. Sechs Rahmen enthalten 1158 Bits und wir nehmen an, daß jede Bitstelle eine mögliche Anfangsstelle für eine falsche Folge darstellt. Da es zwei 16-Bit-Folgen (Rahmen 1 und 2) gefolgt von vier Acht-Bit-Folgen (Rahmen 3 - 6) gibt, ist die Wahrscheinlichkeit, daß diese gesamte Folge eine Fehlerkennung darstellt:
P (Fehlsynch.) = 1,158 x 2&supmin;¹&sup6; x 2&supmin;¹&sup6; x 2&supmin;&sup8; x 2&supmin;&sup8; x 2&supmin;&sup8; x 2&supmin;&sup8;
= 1,158 x 2&supmin;&sup6;&sup4;
= 6.27 x 10&supmin;¹&sup7;
= 1/1.6 x 10¹&sup6;
Da jeder Nachrichtenblock, das heißt sechs Rahmen, 0,75 Millisekunden dauert, beträgt der durchschnittliche Zeitabstand zwischen dem Auftreten einer solchen vollen falschen Folge:
T (falsche Folge) =0.75 x 10³ x 1 1.6 x 10¹&sup6;
= 1.2 x 10¹³
= 380 x 10³ Jahre
Es wird erwartet, daß in der Praxis keine Fehlsynchronisierung stattfindet. Die Synchronisierungszeit sollte stets weniger als die angegebenen 2 Millisekunden betragen.
In einer faseroptischen T1-Länge wird erwartet, daß die Bitfehlerrate annähernd 10&supmin;&sup9; betragen wird. Die Wahrscheinlichkeit von n Bitfehlern in N-Datenbytes ist gegeben durch:
PN (n) = (8N/n) x 10-9n x (1-10&supmin;&sup9;) (8N-n)
wobei
Die Wahrscheinlichkeiten für mehrere Werte von n (Fehlern) in N (Bytes) sind in der folgenden Tabelle aufgeführt. Fehler bei Bitfehlerrate 10&supmin;&sup9; N Bytes Fehler
Diese Wahrscheinlichkeiten führen zu der Schlußfolgerung, daß die Möglichkeit, mehr als einen einzigen Bitfehler während einer Neusynchronisierung anzutreffen, äußerst gering ist. Nach der Tabelle beträgt die Wahrscheinlichkeit von zwei Bitfehlern in den acht Synchronisierungsbytes 2,0 x 10&supmin;¹&sup5;. Die acht Bytes sind in sechs T1-Rahmen kodiert und treten daher in 0,75-Millisekunden- Abständen auf. Das durchschnittliche Zeitintervall zwischen aufeinanderfolgenden Doppelfehlern ist gegeben durch:
T (2 Fehler) = 0,75 x 10&supmin;³/2,0 x 10&supmin;¹&sup5;
= 3,8 x 10¹¹ Sekunden
= 11,9 x 10³ Jahre.
Einzelfehler treten mit viel größerer Wahrscheinlichkeit auf:
T (1 Fehler) = 0,75 x 10&supmin;³/6,4 x 10&supmin;&sup8;
= 1,2 x 10&sup4; Sekunden
= 3,3 Stunden.
Die meisten Einzelfehler werden jedoch auftreten, während der Dekoder richtig synchronisiert ist und nicht während einer eigentlichen Neusynchronisierung. Man nehme beispielsweise an, daß die Neusynchronisierung des Dekoders einmal pro Minute notwendig ist. Dann beträgt das durchschnittliche Zeitintervall zwischen dem Auftreten von Fehlern während der Neusynchronisierung:
T (1 Fehler/Neusynch.) = 1/6,4 x 10&supmin;&sup8; Minuten
= 29,7 Jahre
Wir können die Schlußfolgerung ziehen, daß der Dekoder zwar in der Lage sein muß, den Synchronisierungskode zu verfolgen, d.h. während des Auftretens von Einzelbitfehlern in Synchronismus zu bleiben, daß jedoch Neusynchronisierung in der Gegenwart von Fehlern nicht unbedingt notwendig ist. Die Fähigkeit zur Neusynchronisierung in der Gegenwart von Fehlern würde jedoch etwas höhere Bitfehlerraten erlauben.
Das Zulassen von Fehlern während der Neusynchronisierung ist effektiv dasselbe, als wenn man die Länge der Synchronisierfolge verringern würde. Da, wie ersichtlich war, eine Acht-Byte-Folge eine falsche Synchronisierungsfolge mit einer Rate von einer pro 380 000 Jahren ergibt, wäre ein Fehler in jeder der Folgen S1S2, S3S4, S5, S6, S7 und S8 zulässig, ohne die Leistung wesentlich zu beeinflussen.
Die Zulassung von Fehlern in den Synchronisierungssignalen ist annehmbar, wenn man ein Entsprechungssignal in Adressen in den PROM entsprechend jedem der möglichen Fehler im zugehörigen eindeutig kodierten Signal speichert. Vorzugsweise würden keine Fehler während der Synchronisierung erlaubt werden, aber nach vollzogener Synchronisierung könnten ein oder sogar mehr Fehler während der Verfolgung des Synchronisierungskodes zulässig sein. Jedes der zusätzlichen zugelassenen Fehler würde als Adresse in den PROM zu kodieren sein.
In Figur 5 wird eine Abänderung des Systems der Figur 2 zur Bereitstellung der im Schutzkanal erreichten Schnellsynchronisierung und gesicherten Digitalkommunikationen für die Sprach- und Datenkanäle dargestellt. In dieser Ausführungsform der Erfindung wird der fiir die Sprach- und Datenkanäle benutzte gewöhnliche T1- Empfänger 31 durch eine gewöhnliche CODEC-(Koder/Dekoder)- Vorrichtung 81 ersetzt, die den übertragenen seriellen Bitstrom über den Schutzempfänger 33 auf einer Leitung 83 empfängt, und einen Taktimpuls, der ebenfalls vom Schutzempfänger auf einer Leitung 85 empfangen wird. Auch empfängt der CODEC 81 ein Signal von einem Zähler 87, das durch das auf Leitung 89 empfangene Kanalsynchronisierungssignal vom Schutzempfänger vorgeladen wird. Der Zähler wird mit einem Zählstand vorgeladen, der die Anzahl von Bit im übertragenen seriellen Bitstrom zwischen der Stelle im Bitstrom, an der das Schutzsystem- Synchronisierungssignal erzeugt wird und der, an der jeder andere Zeitschlitz als die Schutzzeitschlitze beginnt, darstellt. Die Ausgabe dieses Zählers wird vom CODEC 81 dazu benutzt, die digitalen seriellen Daten im angegebenen Kanal in eine analoge Sprachkanalausgabe oder Datenkanalausgabe umzuwandeln. Mit dieser Anordnung wird der gewöhnliche Sprachkanal- oder Datenkanal- Rahmungsvorgang übergangen und die Fähigkeit des Schutzempfängers zur schnellen Neusynchronisierung und Duldung von rauschbehafteten Datenkanälen genutzt.
Die Art und Weise, auf die die Schaltung der Figur 6 funktioniert, ist in dem in Figur 7 gezeigten Zeitdiagramm dargestellt. Die Kurve (a) stellt die Belegungen des T1-Zeitschlitzes dar. Die Kurve (b) stellt die Schutzempfänger-Taktimpulse dar und Kurve (c) stellt das Schutzkanal-Synchronisierungssignal dar. Der vorgeladene Zähler 87 zählt die N-Taktperioden vom Schutzkanal- Synchronisierungsimpuls zur Erzeugung des in Kurve (d) gezeigten Sprach-/Daten-Zeitschlitzsynchronisierungsimpulses, der vom CODEC 81 zur Dekodierung der Sprach- und Datenkanäle benutzt wird.
Obgleich bestimmte Ausführungsformen der Erfindung im einzelnen beschrieben worden sind, wird der Fachmann erkennen, daß angesichts der Gesamtlehre der Offenbarung verschiedene Abänderungen und Alternativen dieser Einzelheiten entwickelt werden könnten. Die bestimmten offenbarten Anordnungen sollen dementsprechend nur beispielhaft sein und nicht den Umfang der Erfindung begrenzen, die den vollen, in den beiliegenden Ansprüchen gegebenen Umfang haben soll.

Claims

1. Sicheres digitales Mehrkanal-Kommunikationssystem mit:

Mitteln zum zeitlichen Verschachteln (3, 3') einer Mehrzahl von Kanälen zum Bilden eines seriellen Bitstroms mit aufeinanderfolgenden Rahmen, wobei jeder Rahmen eine feste Anzahl von Bits aus jedem der besagten Kanäle enthält, und zum Kodieren des besagten seriellen Bitstroms durch wiederholte Einfügung eines einer Folge von getrennten eindeutig kodierten Signalen besagter fester Anzahl von Bits in die feste Anzahl von Bits für einen ausgewählten Kanal in jedem von n auf einanderfolgenden Rahmen;

Mitteln zum Übertragen (5, 5') des kodierten seriellen Bitstroms zu einer entfernten Stelle;

Mitteln zum Empfangen (11, 11') des besagten kodierten seriellen Bitstroms an der entfernten Stelle;

Mitteln zum fortlaufenden Speichern (37-45) der neusten Bits des vom Empfangsmittel empfangenen besagten seriellen Bitstroms, deren Anzahl der von dem ausgewählten Kanal in besagten n Rahmen überspannten Anzahl von Bits gleicht;

Mitteln zum Vergleichen (42-57, 77) sequensieller Teile mit der Länge der festen Anzahl von Bits des gespeicherten Bitstroms, beabstandet um die Länge eines Rahmens mit gespeicherten Werten der besagten Folge von getrennten eindeutig kodierten Signalen, und zum Erzeugen eines Entsprechungssignals, wenn die sequentiellen Teile mit der Länge der festen Anzahl von Bits eine ausgewahlte Entsprechung mit den besagten gespeicherten Werten der besagten Folge von getrennten eindeutig kodierten Signalen besitzen; und

auf das besagte Entsprechungssignal zum Entschachteln des besagten Mehrkanalsignals reagierenden Mitteln.

2. System nach Anspruch 1, wobei die besagten Mittel zum fortlaufenden Speichern der neuesten Bits des besagten seriellen Bitstroms eine Reihe von in Reife geschalteten Serien-Serien-Schieberegistern (37, 39, 41, 43, 45) umfassen; und

wobei die besagten Mittel zum Vergleichen der besagten sequentiellen Teile mit der Länge der festen Anzahl von Bits des gespeicherten Bitsstroms mit der besagten Folge eindeutig kodierter Signale eine Anzahl von Serien-Parallel-Schieberegistern (47, 49, 51, 53, 55, 57) umfasst, Mittel zum Eingeben angegebener Bits aus Stellen in der besagten Reihe von in Reihe geschalteten Serien-Serien-Schieberegistern (37-45) beabstandet um die Anzahl von Bits in einem Rahmen in getrennte der besagten Serien-Parallel-Schieberegister (47-57), und Vergleichsmittel zum Vergleichen der parallelen Ausgaben eines jeden der besagten Serien-Parallel-Schieberegister (47- 57) mit einem entsprechenden der besagten gespeicherten Werte der besagten Folge eindeutig kodierter Signale.

3. System nach Anspruch 2, wobei die Vergleichsmittel programmierbare Speichermittel (59, 61, 63, 65, 67, 69, 71, 73) umfassen, die mit jedem eindeutig kodierten Signal entsprechenden Adressen programmiert sind, und Mittel zum Anlegen der parallelen Ausgaben der besagten Serien-Parallel-Schieberegister (47 - 57) an besagte programmierbare Speichermittel (59-73) als Adressen, wobei die besagten programmierbaren Adressen jeweils ein eine Entsprechung zwischen einem Teil mit einer Länge der festen Anzahl von Bits des Bitstroms im zugehörigen Serien-Parallel-Schieberegister (47-57) und ein eindeutig kodiertes Signal darstellendes gespeichertes Signal enthalten.

4. System nach Anspruch 2, wobei die besagten Mittel zum zeitlichen Verschachteln Mittel zum eindeutigen Kodieren von mindestens zwei Kanälen in jedem Rahmen des besagten seriellen Bitstroms enthalten und wobei die besagten Serien-Parallel-Schieberegister (47-57) Mittel zum Aufnehmen von Bits beider kodierter Kanäle enthalten und wobei die besagten Mittel zwn Eingeben von Bits in die besagten Serien-Parallel-Schieberegister (47-57) Mittel zum Eingeben von Bits aus den Serien-Serien- Schieberegistern (37-45) enthalten, die um die Menge zwischen den ausgewählten Kanälen im besagten empfangenen seriellen Bitstrom beabstandet sind.

5. System nach Anspruch 2, mit n minus 1 Serien-Serien- Schieberegistern (37-45) und n Serien-Parallel-Schieberegistern (47-57) und wobei die Mittel zum Eingeben der besagten angegebenen Bits in besagte Serien-Parallel- Schieberegister (47-57) Mittel enthalten, die den Ausgang jedes Serien-Serien-Schieberegisters (37-45) mit dem Eingang eines (49-57) der Serien-Parallel-Schieberegister verbinden, und Mittel, die den an den Eingang des ersten Serien-Serien-Schieberegisters (37) der Reihe angelegten Bitstrom an die übrigen Serien-Parallel-Schieberegister (47) anlegen.

6. System nach Anspruch 5, wobei die besagten Mittel zum zeitlichen Verschachteln Mittel zum eindeutigen Kodieren von mindestens zwei zusammenhängenden Kanälen in n Rahmen des besagten seriellen Bitstroms enthalten, und wobei die besagten Serien-Parallel-Schieberegister (47-57) genügend Bits zum Speichern der mit den zwei zusammenhängenden Kanälen verbundenen Bits enthalten, und wobei die besagten Vergleichsmittel Mittel zum Vergleichen der parallelen Ausgabe der einem gegebenen Kanal zugeordneten Teile jedes Serien-Parallel- Schieberegisters (47-59) mit einem zugeordneten eindeutig kodierten Signal enthalten.

7. System nach Anspruch 6, wobei die besagten Vergleichsmittel einen jedem eindeutig kodierten Signal zugeordneten programmierbaren Speicher (59, 61, 63, 65, 67, 69, 71, 73) umfassen, wobei ein jeder solcher programmierbarer Speicher (59-73) mit einer dem zugeordneten eindeutig kodierten Signal entsprechenden Adresse programmiert ist, und Mittel zum Anlegen der parallelen Ausgaben der besagten, einem eindeutig kodierten Signal zugeordneten Serien-Parallel-Schieberegister (47-57) an den zugeordneten programmierbaren Speicher als Adresse, wobei die besagten Programmadressen gespeicherte Signale enthalten, die eine Entsprechung der parallelen Ausgaben der einem gegebenen Kanal zugeordneten Teile der Serien- Parallel-Schieberegister (47-57) mit dem zugeordneten eindeutig kodierten Signal darstellen.

8. System nach Anspruch 1, wobei die besagten Mittel zum Verschachteln Mittel zum wiederholten Kodieren von nur einigen der besagten n auf einanderfolgenden Rahmen eines zweiten Kanals des besagten seriellen Bitstroms mit einer Folge eindeutig kodierter Signale und Eingeben der Daten (D&sub1;, D&sub2;) in die übrigen der besagten n auf einanderfolgenden Rahmen des besagten zweiten Kanals enthalten; wobei die besagten Mittel zum Vergleichen Mittel zum Vergleichen von entsprechenden Teilen mit der Länge der festen Anzahl von Bits des gespeicherten Bitstroms, beabstandet um die Anzahl von Bits zwischen den aufeinanderfolgenden eindeutig kodierten Rahmen der zwei ausgewählten Kanäle, mit gespeicherten Werten der besagten Folge eindeutig kodierter Signale, und zum Erzeugen eines Synchronisierungssignals (S&sub1;,...,S&sub8;), wenn die entsprechenden Teile mit der Länge der festen Anzahl von Bits der eindeutig kodierten Rahmen des ausgewählten Kanals eine ausgewählte Entsprechung mit den besagten gespeicherten Werten der besagten getrennten eindeutig kodierten Signale besitzen, enthalten; und wobei die besagten Entschachtelungsmittel Mittel enthalten, die auf das Synchronisierungssignal (S&sub1;,...,S&sub8;) zum Ableiten der besagten Daten (D&sub1;, D&sub2;) aus dem gespeicherten Bitstrom an Stellen, die den Daten (D&sub1;, D&sub2;) enthaltenden Rahmen des zweiten ausgewählten Kanals entsprechen, reagieren.

9. System nach Anspruch 8, wobei die besagten Mittel zum fortlaufenden Speichern der neuesten Bits des besagten seriellen Bitstroms eine Anzahl von seriell verbundenen Serien-Serien-Schieberegistern (37, 39, 41, 43, 45) umfassen; und wobei die besagten Mittel zum Vergleichen eine Anzahl von Serien-Parallel- Schieberegistern (47, 49, 51, 53, 55, 57), Mittel zum Eingeben der besagten entsprechenden Teile mit der Länge der festen Anzahl von Bits des Bitstroms in den Serien- Serien-Schieberegistern (37-45) in besagte Serien- Parallel-Schieberegister (47-57), und Vergleichsmittel zum Vergleichen der parallelen Ausgabe der besagten Serien-Parallel-Schieberegister (47-57) mit den besagten eindeutig kodierten Signalen enthalten.

10. System nach Anspruch 9, wobei die besagten Vergleichsmittel programmierbare Speichermittel (59, 61, 63, 65, 67, 69, 71, 73) umfassen, die mit Adressen programmiert sind, die jedem der eindeutig kodierten Signale entsprechen, und Mittel zum Anlegen der parallelen Ausgabe der besagten, eindeutig kodierten Signalen zugeordneten Serien-Parallel-Schieberegister (47-57) an die programmierbaren Speichermittel (59-73) als Adresse, wobei die besagten programmierten Adressen eine Entsprechung der parallelen Ausgaben der einem gegebenen Kanal und Rahmen zugeordneten Teile der Serien-Parallel-Schieberegister (47-57) mit dem zugeordneten eindeutig kodierten Signal darstellende gespeicherte Signale enthalten.

11. System nach Anspruch 10, wobei die besagten Mittel zum zeitlichen Verschachteln Mittel zum Kodieren von zwei zusammenhängenden Kanälen enthalten; wobei die besagte Anzahl von Serien-Serien-Schieberegistern (37-45) n minus 1 solcher Schieberegister gleicht, wobei jedes eine der Anzahl von Bits in einem Rahmen gleichende Anzahl von Bits besitzt, wobei die Anzahl von Serien- Parallel-Schieberegistern (47-57) n solchen Schieberegistern gleicht, wobei jedes Mittel zum Empfangen von Bits zweier zusammenhängender Kanäle besitzt, und wobei die besagten Mittel zum Eingeben der besagten entsprechenden Teile der Länge der festen Anzahl von Bits des Bitstroms in den Serien-Serien-Schieberegistern (37-45) in die besagten Serien-Parallel-Schieberegister (47-57) Mittel enthalten, die den Ausgang jedes Serien-Serien- Schieberegisters (37-45) mit dem Eingang eines der Serien-Parallel-Schieberegister (49-57) verbinden und Mittel, die den an den Eingang des ersten Serien-Serien- Schieberegisters (37) in der Reihe angelegten Bitstrom an das übrige Serien-Parallel-Schieberegister (47) anlegen.

12. System nach Anspruch 11, wobei die Mittel zum Ableiten von Daten (D&sub1;, D&sub2;) aus dem besagten seriellen Bitstrom Mittel zum Auslesen der parallelen Ausgaben von den Daten enthaltenden Rahmen des besagten zweiten ausgewählten Kanals entsprechenden Teilen der Serien- Parallel-Schieberegister (47-57) umfassen.

13. System nach Anspruch 12, wobei die besagten Verschachtelungsmittel redundante Datensignale in ausgewählte Rahmen des besagten zweiten ausgewählten Kanals eingeben, und wobei die besagten Entschachtelungsmittel Mittel zum Ableiten der redundanten Werte der Datensignale (D&sub1;, D&sub2;) aus dem empfangenen Bitstrom enthalten, wobei das besagte System weiterhin Prozessormittel (78) zum Vergleichen der besagten redundanten Datensignale enthält.

14. Sicheres digitales Mehrkanal-Schutzrelaissystem mit:

Mitteln zum zeitlichen Verschachteln (3, 3') einer Nehrzahl von Kanälen zum Bilden eines seriellen Bitstroms mit aufeinanderfolgenden Rahmen, wobei jeder Rahmen eine feste Anzahl von Bits aus jedem der besagten Kanäle enthält, und zum Kodieren des besagten seriellen Bitstroms durch wiederholte Einfügung von Relaisdaten (D&sub1;, D&sub2;) in die feste Anzahl von Bits für einen ausgewählten Kanal in mindestens einem von n aufeinanderfolgenden Rahmen und Einfügen von einem Signal einer Folge eindeutig kodierter Signale in die feste Anzahl von Bits für den besagten ausgewählten Kanal in jeden der übrigen der besagten n Rahmen;

Mitteln zum Empfangen (11, 11') des besagten kodierten seriellen Bistroms an der entfernten Stelle;

Mitteln zum fortlaufenden Speichern (37-45) der neuesten Bit des vom Empfangsmittel empfangenen besagten seriellen Bitstroms, deren Anzahl der vom ausgewählten Kanal in besagten n Rahmen überspannten Anzahl von Bit gleicht;

Mitteln zum Vergleichen (47-57, 77) von sequentiellen Teilen mit der Länge der festen Anzahl von Bits des gespeicherten Bitstroms, beabstandet um die Anzahl von Bits zwischen den Rahmen des kodierten Bitstroms, mit gespeicherten Werten der besagten Folge eindeutig kodierter Signale, und zum Erzeugen eines Synchronisierungssignals (S&sub1;,...,S&sub8;), wenn die sequentiellen Teile mit der Länge der festen Anzahl von Bits eine ausgewählte Entsprechung mit den besagten gespeicherten Werten der besagten Folge getrennter eindeutig kodierter Signale besitzen; und

auf das besagte Synchronisierungssignal (S&sub1;,...,S&sub8;) reagierenden Mitteln zum Ableiten des Teils mit der Länge der festen Anzahl von Bits entsprechend der Stelle in jedem mit den besagten Relaisdaten (D&sub1;, D&sub2;) kodierten Rahmen des besagten ausgewählten Kanals aus dem besagten gespeicherten Bitstrom.

15. System nach Anspruch 14, wobei das besagte Verschachtelungsmittel Mittel zum wiederholten Kodieren von n aufeinanderfolgenden Rahmen eines zweiten Kanals des besagten seriellen Bitstroms mit zusätzlichen Signalen in der besagten Folge eindeutig kodierter Signale enthält; wobei die besagten Mittel zum fortlaufenden Speichern der neuesten Bits des vom Empfangsmittel empfangenen seriellen Bitstroms Mittel zum Speichern der neuesten Bits enthalten, deren Anzahl der vom besagten ausgewählten Kanal und besagten zweiten Kanal in besagten n Rahmen überspannten Anzahl von Bits gleicht; wobei die besagten Mittel zum Vergleichen die Mittel zum Vergleichen von Teilen mit der Länge der festen Anzahl von Bits des empfangenen Bitstroms enthalten, die der Stelle des besagten zweiten Kanals darin relativ zum besagten ausgewählten Kanal entsprechen, und zum Erzeugen eines Synchronisierungssignals (S&sub1;,...,S&sub8;), wenn die entsprechenden Teile mit der Länge der festen Anzahl von Bits beider eindeutig kodierten Rahmen des ausgewählten Kanals und des zweiten Kanals eine ausgewählte Entsprechung mit den besagten gespeicherten Werten besitzen.

16. System nach Anspruch 14, wobei die besagten Mittel zum Verschachteln Mittel zum wiederholten Einfügen von Prüfdaten (P&sub1;, P&sub2;) mit der Länge der festen Anzahl von Bits für die Relaisdaten (D&sub1;, D&sub2;) im besagten einen Rahmen in einen zweiten der besagten n aufeinanderfolgenden Rahmen enthalten, und wobei die besagten Mittel zum Ableiten von Daten (D&sub1;, D&sub2;) Mittel zum Ableiten der besagten Prüfdaten (P&sub1;, P&sub2;) aus dem besagten zweiten der besagten n Rahmen des besagten ausgewählten Kanals enthalten.

17. System nach Anspruch 14, wobei die besagten Mittel zum Verschachteln Mittel zum wiederholten Einfügen von redundanten Relaisdaten in den besagten mindestens einen und in einen zweiten der besagten n Rahmen des besagten ausgewählten Kanals enthalten; und wobei die besagten Mittel zum Ableiten Mittel zum Ableiten der redundanten Relaisdaten aus dem besagten mindestens einen und besagten zweiten der besagten n Rahmen des besagten ausgewählten Kanals enthalten.

18. System nach Anspruch 17, wobei die besagten Verschachtelungsmittel weiterhin Mittel zum wiederholten Einfügen von Prüfdaten (P&sub1;, P&sub2;) für die besagten redundanten Relaisdaten in besagten einen bzw zweiten Rahmen in dritte und vierte der besagten n Rahmen des besagten ausgewählten Kanals enthalten; und wobei die besagten Mittel zum Ableiten Mittel zum Ableiten der besagten Prüfdaten (P&sub1;, P&sub2;) aus besagten dritten und vierten der besagten n Rahmen des ausgewählten Kanals enthalten.

19. System nach Anspruch 14, wobei die besagten Verschachtelungsmittel Mittel zum wiederholten Einfügen von Daten in mindestens einen weiteren Kanal des besagten Mehrkanal-Bitstroms enthalten und auf ein Synchronisierungssignal reagierende Mittel zum Zählen der Anzahl von Bits im empfangenen seriellen Bitstrom und zum Erzeugen eines Zeitschlitz-Synchronisierungssignals enthalten, wenn der Zählwert der Anzahl von Bits zwischen dem Punkt im Bitstrom, an dem das besagte Entsprechungssignal erzeugt wird, und dem Anfang des besagten anderen Kanals gleicht, und Mittel, die auf das Zeitschlitz- Synchronisierungssignal zum Ableiten von Daten im besagten anderen Kanal aus dem empfangenen Bitstrom reagieren.

20. Verfahren zum Synchronisieren eines Mehrkanal- Zeitmultiplex-Digitalsignals, in dem ein serieller Bitstrom in Rahmen eingeteilt wird, die jeweils ein Datenbyte aus jedem Kanal enthalten, wobei das besagte Verfahren die folgenden Schritte umfaßt:

Kodieren des besagten seriellen Bitstroms durch wiederholte Einfügung von Daten (D&sub1;, D&sub2;) in das Byte für einen ausgewählten Kanal in mindestens einem von n auf einanderfolgenden Rahmen und Einfügen eines einer Folge von eindeutig kodierten Signalen mit Bytelänge in jeden der übrigen der besagten n Rahmen;

Übertragen des kodierten seriellen Bitstroms zu einer entfernten Stelle;

Empfangen des besagten kodierten seriellen Bitstroms an der entfernten Stelle;

Fortlauf endes Speichern der neuesten Bits des empfangenen seriellen Bitstroms, deren Anzahl der vom ausgewählten Kanal in besagten n Rahmen überspannten Anzahl von Bits gleicht;

Vergleichen von angegebenen sequentiellen Teilen mit Bytelänge des gespeicherten Bitstroms beabstandet um die Anzahl von Bits zwischen den mit der besagten Folge der besagten eindeutig kodierten Signale kodierten Rahmen des kodierten Bitstroms;

Erzeugen eines Synchronisierungssignals (S&sub1;,...,S&sub8;), wenn die angegebenen sequentiellen Teile von Bytelänge eine ausgewählte Entsprechung mit der besagten Folge eindeutig kodierter Signale besitzen;

Kennzeichnen der Teile mit Bytelänge des gespeicherten Bitstroms, die dem besagten einen Rahmen des ausgewählten Kanals entsprechen, als Reaktion auf das besagte Synchronisierungssignal (S&sub1;,...,S&sub8;); und

Ableiten der besagten Daten (D&sub1;, D&sub2;) aus den gekennzeichneten Teilen von Bytelänge des gespeicherten Bitstroms, die dem besagten einen Rahmen des ausgewählten Kanals entsprechen.

21. Methode nach Anspruch 20, wobei der besagte Verschachtelungsschritt die Eingabe von Prüfsignalen (P&sub1;, P&sub2;) für die besagten Daten (D&sub1;, D&sub2;) in einen anderen der besagten n Rahmen des ausgewählten Kanals enthält, wobei der besagte Kennzeichnungsschritt weiterhin das Kennzeichnen der Teile mit Bytelänge des gespeicherten Bitstroms, die einem besagten weiteren Rahmen des ausgewählten Kanals entsprechen, als Reaktion auf das besagte Synchronisierungssignal (S&sub1;,...,S&sub8;) enthält, und wobei der besagte Ableitungsschritt das Ableiten der Prüfsignale (P&sub1;, P&sub2;) aus den gekennzeichneten Teilen von Bytelänge des gespeicherten Bitstroms, die dem besagten weiteren Kanal entsprechen, enthält.

22. Methode nach Anspruch 20, wobei der besagte Verschachtelungsschritt das Eingeben von redundanten Daten in einen zweiten der besagten n Rahmen des ausgewählten Kanals enthält, wobei der besagte Kennzeichnungsschritt weiterhin das Kennzeichnen der Teile mit Bytelänge des gespeicherten Bitstroms, die dem besagten zweiten Rahmen des ausgewählten Kanals entsprechen, als Reaktion auf das besagte Synchronisierungssignal (S&sub1;,...,S&sub8;) enthält, und wobei der besagte Ableitungsschritt das Ableiten der redundanten Daten aus den gekennzeichneten Teilen von Bytelänge des gespeicherten Bitstroms, die dem besagten zweiten Rahmen des besagten ausgewählten Kanals entsprechen, enthält.

23. Methode nach Anspruch 22, wobei der besagte Verschachtelungsschritt weiterhin das Eingeben von Prüfsignalen (P&sub1;, P&sub2;) für die Daten (D&sub1;, D&sub2;) in den besagten einen bzw. zweiten Rahmen in dritte und vierte Rahmen der besagten n Rahmen des ausgewählten Kanals enthält, wobei der besagte Kennzeichnungsschritt weiterhin das Kennzeichnen der Teile mit Bytelänge des gespeicherten Bitstroms, die dem besagten dritten und vierten Rahmen des ausgewählten Kanals entsprechen, als Reaktion auf das besagte Entsprechungssignal enthält, und wobei der besagte Ableitungsschritt das Ableiten der Prüfsignale (P&sub1;, P&sub2;) aus den gekennzeichneten Teilen von Bytelänge des gespeicherten Bitstroms, die den besagten dritten und vierten Rahmen des besagten ausgewählten Kanals entsprechen, enthält.

24. Methode nach Anspruch 20, wobei der Verschachtelungsschritt das wiederholte Einfügen von Daten in mindestens einen weiteren Kanal des besagten Mehrkanal- Bitstroms enthält und weiterhin die Schritte des Zählens der Anzahl von Bits im empfangenen seriellen Bitstrom enthält und zum Erzeugen eines Zeitschlitz-Synchronisierungssignals, wenn der Zählwert der Anzahl von Bit zwischen dem Punkt im Bitstrom, an dem das Synchronisierungssignal (S&sub1;,...,S&sub8;) erzeugt wird und dem Anfang des besagten anderen Kanals gleicht, und Ableiten von Daten (D&sub1;, D&sub2;) im besagten anderen Kanal aus dem empfangenen Bitstrom als Reaktion auf das besagte Zeitschlitz- Synchronisierungssignal.

25. Methode nach Anspruch 20, wobei besagter Verschachtelungsschritt das wiederholte eindeutige Kodieren jeden Rahmens von n aufeinanderfolgenden Rahmen eines zweiten Kanals des besagten Mehrkanalsignals mit der besagten Folge der besagten getrennten eindeutig kodierten Signale enthält, wobei der Speicherungsschritt das Speichern der neuesten Bits des empfangenen seriellen Bitstroms enthält, deren Anzahl der vom ausgewählten Kanal und dem zweiten Kanal in besagten n Rahmen überspannten Anzahl von Bits gleicht; wobei das besagte Vergleichen von angegebenen sequentiellen Teilen von Bytelänge des gespeicherten Bitstroms das Vergleichen von angegebenen sequentiellen Teilen von Bytelänge des Bitstroms, beabstandet um die Anzahl von Bits zwischen den Rahmen des zweiten Kanals, mit der besagten Folge eindeutig kodierter Signale enthält; und wobei der Erzeugungsschritt das Erzeugen eines Synchronisierungssignals (S&sub1;,...,S&sub8;), wenn die angegebenen sequentiellen Teile von Bytelänge für sowohl den ausgewählten Kanal als auch den besagten zweiten Kanal eine ausgewählte Entsprechung mit der besagten Folge eindeutig kodierter Signale besitzen, enthält.

26. Methode nach Anspruch 25, wobei der Verschachtelungsschritt das wiederholte Einfügen von Daten (D&sub1;, D&sub2;) in mindestens einen weiteren Kanal des besagten Mehrkanalbitstroms enthält und weiterhin die Schritte des Zählens der Anzahl von Bits im empfangenen seriellen Bitstrom und zum Erzeugen eines Zeitschlitz- Synchronisierungssignals, wenn der Zählwert der Anzahl von Bits zwischen dem Punkt im Bitstrom, an dem das Synchronisierungssignal (S&sub1;,...,S&sub8;) erzeugt wird, und dem Anfang des besagten anderen Kanals gleicht, enthält, und als Reaktion auf das besagte Zeitschlitz-Synchronisierungssignal Daten im besagten anderen Kanal aus dem empfangenen Bitstrom ableitet.

27. Methode nach Anspruch 20, wobei der besagte Schritt des Erzeugens eines Synchronisierungssignals das Erzeugen des besagten Synchronisierungssignals (S&sub1;,...,S&sub8;) als Reaktion auf eine erste ausgewählte Entsprechung der angegebenen sequentiellen Teile von Bytelänge des gespeicherten Bitstroms mit der besagten Folge eindeutig kodierter Signale für eine Anfangsentsprechung und das Erzeugen des besagten Synchronisierungssignals (S&sub1;,...,S&sub8;) als Reaktion auf eine zweite ausgewählte Entsprechung zwischen diesen nach der besagten Anfangsentsprechung enthält.

28. Methode nach Anspruch 27, wobei für die besagte erste ausgewählte Entsprechung jedes Bit jedes sequentielllen Teils von Bytelänge des Bitstroms dem entsprechenden Bit des entsprechenden der besagten Folge eindeutig kodierter Signale gleicht und für die besagte zweite ausgewählte Entsprechung mindestens eine angegebene Anzahl von Bits jedes der besagten sequentiellen Teile von Bytelänge des gespeicherten Bitstroms den entsprechenden Bits des entsprechenden eindeutig kodierten Signals gleicht.