KR960007807B1 - 안전 디지탈 통신용 장치 및 방법 - Google Patents

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우드베리 곤남 루쎌
메리 매이나드 넨노 파멜라
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웨스팅하우스 일렉트릭 코오포레이숀
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Abstract

내용 없음.

Description

안전디지탈 통신용 장치 및 방법
제1도는 본 발명을 포함한 안전 계전 통신 시스템에 대한 블록도.
제2도는 제1도 안전 계전 통신 시스템의 안전 부분에 대한 블록도.
제3도는 시스템에 의해 발생된 신호의 포맷을 도시한 다이어그램.
제4도는 제2도에 도시된 시스템 부분을 형성하는 보호수신기에 대한 블록도.
제5도는 본 발명의 또 다른 실시예에 따라서 제2도 시스템의 변형예를 도시한 블록도.
제6도는 제5도에 도시된 본 발명의 변형예에 대한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
3 : 멀티플렉서/디멀티플렉서 5 : 광학 송신기
11 : 광학 수신기 15 : 음성 채널
17 : 데이타 채널 23 : 보호프로세서
31 : T1수신기 33 : 보호수신기
18 : 마이크로프로세서 81 : CODEC
87 : 카운터
본 발명은 시간 멀티플렉스식 디지탈 통신용 장치 및 방법에 관한 것이다. 더욱 구체적으로 말하면, 본 발명은 보호 계선 정보를 전송하기 위한 장치 및 방법에 관한 것으로서, 신호가 인터럽트 될 경우 고속 재동기화를 보장함으로써 이러한 통신의 안전성을 향상시키는 장치 및 방법을 포함한다. 또한 본 발명은 계전 정보와 같은 시간 멀티플렉스된 신호로 음성 및/또는 다른 데이타가 전송되는 통신기술에 관한 것이다.
전기 설비에 있어서, 신뢰가능한 조작성 및 최대 이용성을 보장하기 위해 그 전력 시스템에 모니터링 및 보호 계전 장비를 포함시킨다. 보통 이 장비는 장거리 전송 라인의 끝에서 이와 유사한 장비와 통신해야 한다. 통신수단은 통상 마이크로파 링크 또는 전화 링크이다. 불행하게도, 마이크로파 링크는 비, 눈, 안개와 같은 여러가지 주위 조건에 영향 받기 쉽다. 스위치식이나 스위치식이 아닌 네트워크에 대한 종래의 전화 링크는 보호계전에 대한 신뢰성 및 이용성 요구조건을 만족시키지 못한다. T1 또는 T3 네트워크와 같은 종래의 전화통신 시스템은 안전 조작을 위해 설계되지 않았으며, 신호상실 기간 고속 재동기화를 제공할 수 없다.
T1 원격통신 시스템에 있어서, 24채널로부터의 데이타 바이트들은 직렬 비트 스트림으로 시간 멀티플렉스된다. 비트 스트림은 일련의 프레임들로 분할되는데, 각 프레임은 하나의 동기 비트와 그 뒤에 오는 각 채널로부터의 데이타 바이트로 이루어진다. (프레임당 193비트). 슈퍼프레임으로 알려진 12프레임으로 이루어진 각 그룹에서의 동기 비트들은 독자적인 시퀀스로 인코드된다. 지속적으로 반복되는 그 시퀀스는 T1 디코더를 동기시키게끔 사용된다. 연장된 프레임 포맷에서는 4프레임에 대해 하나의 비트만이 사용되며, 독자적인 6비트 시퀀스는 24프레임마다 반복한다.
어느 하나의 채널로부터의 데이타 바이트는 다른 채널로부터의 데이타의 23바이트에 의해 T1 포맷에서 분리된다. 그 결과, 비트 스트림이 수신기에서 비멀티플렉스 될때 동기화 에러로 인해 채널들이 교차 접속될 수 있거나 상이한 채널로부터 데이타가 섞일 수 있다. 그러한 데이타 혼합을 발생시킬 수 있는 전체영향을 방지하기 위해, 모든 채널에 대한 데이타 동기화 에러가 수신기에서 검출되는 기간동안 래치되어 고정된채 유지된다.
T1포맷에서 동기화를 위해 제공된 프레임당 단일비트는 동기화가 일단 성립될 경우 그것을 유지하기에는 충분하지만, 데이타 수신에 대한 인터럽트 행위가 발생할 고속 재동기화를 용이하게 하지 못한다. 재동기시키는데 있어서, 상실된 동기 시퀀스가 발생할 수 있는 193비트 위치들이 있다. 따라서, 특정 비트 위치에서 시퀀스가 동기화가 확실시되기 전에 몇번 반복하는 것이 필요하다.
T1데이타 속도에서, 12프레임이 1.5밀리초로 수신되어, 따라서 동기 시퀀스가 3회 반복하려면 최소한 4.5밀리초가 요구된다. 재동기화에 필요한 실제기간은 다음과 같은 세가지 요인에 따라서 변할 수 있다.
(1) 동시에 검색되는 비트 위치들의 수(장비의 복잡성), (2) 채널 데이타에서 우연히 발생하는 거짓 지시들의 수, (3) 올바른 위치가 우연히 놓이기 전에 검색되어 하는 위치들의 수.
보호계전기데이타 채널의 경우, 최대 재동기화 시간은 2밀리초로서 지정되어 왔다. 따라서 표준 T1 시스템은 허용될 수 없으며, 특별한 동기구성이 요구된다.
상술한 것에 덧붙여서, T1과 같은 종래의 전화시스템이나 마이크로파 네트워크의 통신역량은 단일 보호계전 응용에 제공될 심히 불충분하게 활용된다. 따라서, 그 전체 역량까지 활용될 수 있는 반면 보호계전에 필요한 안전성을 제공하는 통신네트워크가 필요하다.
따라서, 본 발명의 제1목적은 계전 통신을 안전하게 하기 위한 장치 및 방법을 제공하는 것이다.
본 발명의 제2목적은 동기화가 상실될 경우 시간 멀티플렉스된 통신 신호의 고속 제동기화용 방법 및 장치를 제공하는 것이다.
본 발명의 제3목적은 상기 목적들을 실현시키는 반면에, 그 통신 시스템 역량을 전부 활용하는 방법 및 장치를 제공하는 것이다.
본 발명의 제4목적은 상기 목적들을 만족시키는 반면에 표준 T1포맷을 사용하는 방법 및 장치를 제공하는 것이다.
이러한 목적들은 본 발명에 의해 달성되는데, 본 발명에 있어서 안전 디지탈 통신 시스템은 연속 프레임들을 구비하는 직렬 비트 스트림을 형성하기 위해 복수의 패널들을 시간 멀티플렉스 하기 위한 수단을 포함하며, 각 프레임은 각 채널로부터 예컨대 1바이트와 같은 고정 수효의 비트를 포함한다. 직렬 비트 스트림은 독자적으로 코드화된 일련의 개별 신호들중 하나를 n연속 프레임들 각각의 선택된 채널에 대해 고정 수효의 비트로 반복하여 삽입함으로써 인코드된다. 인코드된 직렬 비트 스트림은 n프레임들에서 선택된 채널에 결정된 비트를 수와 동일한 가장 최근의 비트들이 지속적으로 유지되는 원격 위치로 전송된다. 프레임 길이로 간격져서 유지되는 그 비트 스트림의 비트 부분들의 순차적 고정 수는 독자적으로 코드화된 일련의 신호에 대한 기억된 값들과 비교된다. 수신된 비트 스트림의 비트 부분들의 순차적 고정수가 독자적으로 코드화된 일련의 신호에 대한 기억된 값들과의 선택된 매치(match)를 발생시킬때, 동기화 신호가 발생된다. 이 동기화 신호는 수신된 신호를 디멀티플렉스 하는데 사용된다.
직렬 비트 스트림의 가장 최근 비트들은 직렬로 접속된 일련의 직렬식 입출력 시프트 레지스터에 유지된다. 이 유지된 비트 스트림의 비트 부분들의 순차적 고정수는 다수의 직렬식 입력 병렬식 출력 시프트 레지스터를 활용하여 독자적으로 코드화된 일련의 신호들에 비교되며, 이 직렬식 입력 병렬식 출력 레지스터들안으로는 프레임내의 비트수 정도로 간격진 직렬식 입/출력 레지스터들로부터의 지정된 비트들이 입력된다. 이어서, 직렬식 입력 병렬식 출력 시프트 레지스터들의 병렬 출력들이 독자적으로 코드화된 일련의 신호에 대한 기억된 값들과 비교된다. 실시예적인 시스템에 있어서, n-1 직렬식 입/출력 시프트 레지스터 및 n직렬식 입력 병렬식 출력 시프트 레지스터들이 사용되며, 여기서 n은 독자적으로 코드화된 일련의 신호들로 인코드된 연속 프레임들의 수이다.
본 발명의 바람직한 실시예에 있어서, 수신된 직렬 비트 스트림의 지정된 비트들과 기억된 코드화된 신호들간의 비교는 독자적으로 코드화된 신호들 각각에 대응하는 어드레스들로 프로그램된 프로그램가능 메모리 수단을 사용하여 이루어진다. 직렬식 입력 병렬식 출력 시프트 레지스터의 병렬 출력들이 프로그램가능 메모리 수단에 어드레스로서 인가되어, 직렬식 입/출력 시프트 레지스터의 지정된 비트들내의 수신된 신호 비트들이 독자적으로 코드화된 신호들의 어드레스와 일치할때 동기화 신호가 발생하게 된다.
하나 이상의 채널이 매치를 결정하게끔 수신기에 기억된 값들과 비교되는 독자적으로 코드화된 신호들로 인코드될 수 있다.
그렇게 인코드된 보다 많은 채널들은 신호들은 신뢰가능하게 동기시키는데 필요한 프레임들 수를 감소시키지만, 데이타 내용 신호를 감소시킨다.
본 발명은 보호계전 시스템에 특히 적합하다. 본 출원에서는, 계전 정보가 독자적으로 코드화된 동기 신호들로 이 인코드되는 채널의 어느 프레임들내에 내포될 수 있다. 본 발명의 바람직한 실시예에 있어서, 패이티 체크와 같은 체크 신호들과 함께 여분의 계전 데이타가 코드화된 동기신호들로 인코드된 채널들 중 하나에 내포된다. 이러한 구성이며, 수신된 코드화된 신호와 그 코드화된 신호들의 저장된 값들간에 매치가 검출되는 경우 직렬 비트 스트림으로부터 데이타 및 체크 신호들이 추출될 수 있다.
본 발명의 보호계전 시스템에 적용되기 때문에, 이 시스템은 다중 채널 시스템의 다른 채널들로 음성 및/또는 디지탈 데이타를 전송함으로써 완전히 활용되게 된다. 다른 채널들의 동일 고속 동기화는 보호 및 동기화 채널 동기화 신호에 의해 동기화 신호와 선택된 음성 또는 데이타 채널의 처음 부분간의 비트들 수로 프리로드되는 카운터에 의해 달성될 수 있다. 이 카운터의 출력은 통상의 디코딩 디바이스에 의해 사용되어, 필요한대로 직렬 데이타를 아날로그 음성 채널 또는 디지탈 데이타 채널 출력으로 변환시킨다.
본 발명은 안전 디지탈 통신용의 신규방법 및 장치를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 시스템 신뢰도를 최대화하게끔 통신 매체로서 광섬유를 사용하여 수행되는 안전 계전 통신 시스템에 적용되는 것으로서 설명되지만, 본 발명은 마이크로파나 무선주파수와 같은 방사 에너지 통신 시스템 및 금속제 통신 양자에 대해 실질적인 개선을 제공할 수 있다.
제1도에 도시된 바와 같이, 시스템(1)은 음성신호(예를 들어, 전화통신면에서), 데이타 신호(예를 들어, 컴퓨터 통신면에서) 및 계전기 폐쇄신호(예를 들어, 보호 계전기 면에서)와 같은 여러가지 전기적 입력과, 제어 신호들을 전송용으로 수신한다.
그러한 시스템은 설비 분양상 실제로 적용된다. 계전 데이타는 예를 들어 전력 전송라인을 따라서 설치된 보호디바이스에 의해 사용된다. 이러한 디바이스는 정보를 교환해야 하므로 시스템은 양방향성을 갖는다.
게전기 폐쇄 신호들 및 데이타 신호들은 디지탈 신호이다. 음성 신호는 종래의 장비(도시 생략)를 활용하여 디지탈 신호로 변환된다. 디지탈 신호는 멀티플렉서/디멀티플렉서(3)에 인가되고, 멀티플렉서/디멀티플렉서(3)는 인출신호를 시간 멀티플렉스하고 인입 신호를 멀티플렉스 한다. 시간 멀티플렉서 신호는 광학 송신기(5)에 인가되며, 광학송신기(5)는 그 전기 펄스 신호를 광섬유 케이블(9)내의 광섬유 채널들(7)중 하나를 통하여 전송하기 위한 광학 펄스 신호로 변환된다. 수신국(3')에서는, 디지탈 광학 신호가 광학 수신기(11)에 의해 디지탈 전기 신호로 다시 변환되며, 멀티플렉서/디멀티플렉서(5')에 의해 디멀티플렉스 된다.
시스템은 T1 포맷을 활용하여, 장치가 기존의 표준범위내에서 동작할 수 있게 하고 그 구성내에 존재하는 전자 부품들을 완전히 활용할 수 있게 한다. 그러나, 시스템은 T1 표준범위로 한정되는 것이 아니라, 예를 들어 CEPT, DS3 등과 같은 다른 표준범위를 사용하여 수행될 수 있다. T1포맷을 활용하는 것이 시스템에 적용되므로, 24채널로부터의 데이타 바이트들은 직렬바이트들은
24채널로부터의 데이타 바이트들은 직렬 비트 스트림으로 시간 멀티플렉스된다. 직렬 비트 스트림은 프레임들로 분할되는데, 각 프레임은 각 채널로부터의 데이타 바이트 및 단일 동기 비트를 포함한다. T1동기 비트는 본 발명에서 사용되지 않았으며, 그 대신 본 발명은 반대 조건하에서 고속 재동기화를 보장하기 위해 신규의 메시지 동기화방법을 도입한다.
제2도에는 제1도 통신 시스템의 국(13)에 대한 더욱 상세화된 블록도가 도시되어 있다. 음성 채널(15) 및 데이타 채널(17)은 멀티플렉서/디멀티플렉서(3)에 전송되는 신호들을 직렬 송신 버스(19)상에 공급한다. 보호시스템 입/출력 보드(21)가 보호프로세서(23)에 계전 및 제어 시스템 계전기 폐쇄 입력들을 전송하며, 보호프로세서(23)는 공지된 방식으로 그 입력들에 논리를 적용시켜서 직렬 송신 버스(19)상의 전송을 위한 계전기 및 제어 신호들을 발생시킨다.
멀티플렉서/디멀티플렉서(3)는 신호들을 직렬 송신 버스(19) 상에 수신된 여러가지 신호들을 T1 포맷으로 인코드하는 통상의 T1 송신기(25)를 포함한다. T1송신기는 클럭 펄스와 함께 직렬 데이타를 통상의 맨체스터 인코드(27)에 전송하고, 이 인코더(27)는 공지된 방식으로 맨체스터 프로토콜을 사용하여 데이타 신호 및 클럭 펄스를 집적화한다. 이어서, 맨체스터 인코드된 직렬 비트 스트림이 광학 송신기(5)에 의해 펄스화된 광학 신호로 변환되며, 광학 송신기(5)는 광섬유(7)를 통하여 전송한다
수신국에서, 광학 수신기(11)에 의해 발생된 전기 펄스 신호는 멀티플렉서/디멀티플렉서(3)내의 맨체스터 디코더(29)에 인가된다. 맨체스터 디코더(29)는 데이타 및 클럭신호들을 분리시키고, 통상의 T1 수신기(31) 및 보호수신기(33)에 그들 각각을 인가한다. T1 수신기(31)는 T1 신호의 채널들을 디멀티플렉서 하는 통상의 디코더이다. 시스템에 있어서, T1수신기는(31) 단지 음성 및 데이타 채널들을 디코드하도록만 사용된다. 적절한 신호들이 직렬 수신 버스상에서 은성채널(15) 및 데이타 체널(17)에 전송된다.
보호수신기(33)는 T1신호로 전송되는 보호데이타에 필요한 고속 동기화를 공급한다. 또한, 보호수신기(33)는 수신된 시간 멀티플렉스된 신호로부터 데이타 및 그에 수반하는 체크 신호들을 추출하여, 공지된 기술을 활용하여 그 데이타를 검증하고 정정한다. 검증 및 정정된 데이타가 이어서 보호프로세서(23)에 전송되고, 보호프로세서(23)는 보호 입/출력 보드(21)로 하여급 그 전송된 데이타에 다라서 그 출력과 접촉하는 장치들을 동작시키게 하여금 보호 입/출력 보드(21)에 논리 신호들을 전송한다.
상술한 바와 같이, T1 신호의 재동기화에 필요한 시간은 최대 재동기화 시간이 예컨대 2밀리초로 지정된 응용분야에서는 보호계전 시스템에 대한 필요조건을 만족시키지 못한다.
T1 데이타르 동기시키는데 있어서 근본적인 문제점은 주기적인 동기 시퀀스를 그것을 포함하는 채널 데이타로부터 식별하는 점이다. 채널 데이터는 가능한 어느 시퀀스도 포함할 수 있지만, 특정 시퀀스가 데이타에서 발생할 가망성은 시퀀스의 길이에 따라 감소한다. 이것은 그 데이터가 랜덤 시퀀스에 의해 상당히 적당하다는 것으로 나타내질 수 있다는 것을 가리킨다. 따라서, 디코더를 고속으로 동기시킬수 있는 능력은 길이가 긴 동기화 시퀀스들이 빈번한 간격으로 수신되는 포맷을 사용하는 것에 좌우된다.
계전기 보호데이타를 동기시키는데 사용될 수 있는 본 발명에 따른 포맷은 다음과 같다.
채널 1 : S1 S3 S5 S6 S7 S8
채널 2 : S2 S4 D1 D2 P1 P2
이 포맷은 통상의 T1 신호에 포함된다. 2개의 T1 채널들은 계전기 보호데이타 및 동기화용으로만 단지 사용된다. S1 내지 S8은 8바이트 길이의 독자적으로 코드화된 일련의 동기화 신호들을 나타낸다. D1 및 D2는 전송되는 보호데이타의 여분의 데이타이며, 각각 1바이트의 길이를 갖는다. P1 및 P2는 각각 데이타 D1 및 D2에 대한 패리티 체크 바이트이다. 볼 수 있는 바와 같이, 채널 1은 T1 프레임당 1바이트씩 동기화 데이타만을 6프레임마다 반복하여 전송한다. 채널 2는 다음과 같이 순차적으로 전송한다. 동기 데이터 2바이트 S2 및 S4, 보호데이타 2바이트 D1 및 D2, 패리티 체크데이타 2바이트 P1 및 P2.
제3도에는 동기화 데이터, 보호데이타 및 패리티 체크 데이터 T1 포맷에 포함되는 방식을 도시하고 있다. 도시된 바와 같이, 각 프레임은 프레이밍 비트용으로 1비트와 24채널 각각에 대해 8비트씩 193비트를 포함한다. 프레임들은 각 채널로부터의 데이터가 순차적으로 193비트마다 전송되는 직렬 비트 스트림을 생성하게끔 직렬로 전송된다. 따라서 독자적으로 코드화된 동기화 신호 S1 내지 S8은 시간순서로 전송된다. 예를 들어 채널 1 및 2와 같이 2개의 인접 채널들은 그로부터의 데이터가 각 프레임으로 직렬로 전송될 때 보호 및 동기 데이터가 연속 16비트 시퀀스로 나타나게끔 시스템에서 사용된다. 동기화를 얻기 위해, 보호수신기는 2바이트 시퀀스 S1, S2에 이어 S3, S4를 기다리고 있는데, 적당한 시퀀스가 검출되었으면, S1 개시 후 193바이트를 발생시켜야 한다. 상술된 바와 같은 시스템은 어느 2개의 연속 채널로 활용할 수 있다. 그런데 시스템은 어느 2개의 채널도 활용하게끔 재구성될 수 있거나, 또는 인접하든 안하든 어느 수효의 채널도 활용하게끔 재구성될 수 있다.
T1 신호는 1.544메가비트/초(Mbps)로 전송된다. 따라서, 각 프레임을 전송하는데는 125마이크로초가 요구되며, 6개의 코드화된 프레임들의 시퀀스를 전송하는 데에는 750마이크로초가 요구된다. 완전 코드화된 시퀀스는 750마이크로초마다 반복된다.
제4도에는, 수신된 직렬 비트 스트림을 동기시키고 계전 메시지 및 패리티 체크를 추출하기 위한 보호수신기(33) 부분이 도시되어 있다. 직렬식 입/출력 193비트 시프트 레지스터들(37, 39, 41, 43, 45)이 그 전송된 직렬 비트 수트림을 수신하게끔 직렬로 접속된다. 이들 직렬식 입/출력 시프트 레지스터들은 그 수신된 신호의 가장 최근 비트들을 연속적으로 유지한다.
6개의 16비트 직렬식 입력 병렬식 출력시프트 레지스터들 중 5개의 레지스터(49, 51, 52, 53, 55, 57)는 직렬식 입/출력 시프트 레지스터들 중 하나의 직렬 입력을 수신하게끔 접속된다. 여섯 번째 직렬식 입력 병렬식 출력 시프트 레지스터(47)는 직렬식 입/출력 시프트 레지스터(37)안으로 들어가는 최종 16비트는 16비트 직렬식 입력 병렬식 출력 시프트 레지스터(47)에서 보이는 비트들과 동일하다는 것을 제4도로부터 알 수 있다. 또한, 직렬식 입/출력 시프트 레지스터(37)에 의해 직렬식 입/출력 시프트 레지스터(39)로 전송되고, 이에 따라 레지스터(39)의 첫 번째 16비트로 나타나는 그 최종 16비트는 16비트 직렬식 입력 병렬식 출력 시프트 레지스터(49)에서 나타나는 비트와 동일한 비트이다. 이와 마찬가지로, 직렬식 입/출력 시프트 레지스터(41,43,45)에서의 첫 번째 16비트 16비트 직렬식 입력 병렬식 출력 시프트 레지스터(51,53,55)에서 나타나는 비트와 동일한 비트이다.
최종 직렬식 입/출력 시프트 레지스터(45)에 의해 출력되는 최종 16비트는 직렬식 입력 병렬식 출력 시프트 레지스터(57)에서 나타난다. 따라서, 직렬로 접속된 직렬식 입/출력 시프트 레지스터들이 프레임으로 간격진 직렬 비트 스트림의 16비트 부분을 직렬식 입력 병렬식 출력 시프트 레지스터에 공급한다는 것을 알 수 있다. 전체적으로, 6프레임내의 두 채널에 의해 결정된 가장 최근 비트들은 연속적으로 유지된다. 동시에, 16비트 직렬식 입력 병렬식 출력 시프트 레지스터들은 6개의 연속 프레임들에 대한 비트 스프림의 2개 인접 채널 길이 부분을 저장하고 있다.
16비트 직렬식 입력 병렬식 출력 시프트 레지스터(57)(가장 오래된 데이터를 갖고 있음)의 첫 번재 8비트, 즉 바이트는 프로그래머블 리드온리 메모리(PROM)(59)에 인가되고, 최종 8비트는 별도의 (PROM)(61)에 인가된다. 마찬가지로, 직렬식 입력 병렬식 출력 시프트 레지스터(55)의 첫 번째 8비트 병렬 출력이 직렬식(PROM)(63)에 접속되고, 최종 8비트가 (PROM)(65)에 접속된다. 직렬식 입력 병렬식 출력 시프트 레지스터(53,51,49,47)의 경우, 첫 번째 병렬 8비트만이 (PROM)(67,69,71,73)에 각각 접속된다.
직렬식 입력 병렬식 출력 시프트 레지스터에 저정된 그 수신된 직렬 비트 스트림부분들은 그 전송된 직렬 비트 스트림의 채널 1 및 2에 주기적으로 대응하겠다. 이것은 전송된 신호의 193비트로 준비된 지점에서 발생한다. 6회마다, 인코드된 6프레임중 첫 번째로부터의 채널 1 및 2데이타가 직렬식 입력 병렬식 출력 시프트 레지스터(57)에 저장되겠다. 동시에 연속프레밍등 2 내지 6에서의 채널 1 및 2로부터의 데이터가 직렬식 입력 병렬식 출력 시프트 레지스터(55,53,51,49,47)에서 각각 볼 수 있겠다. 따라서 이때 시프트레지스터(57)의 우측은 신호 S1로 인코드된 직렬 비트 스트림 비트들을 포함하고, 그 좌측은 신호 S2로 인코드된 비트들을 포함하겠다. 마찬가지로, 시프트 레지스터(55) 및 시프트 레지스터들(53,51,49,47)의 우측은 다른 동기 신호들로 인코드된 비트 스트림의 부분들에 대응하는 전송된 비트 스트림으로부터의 비트들을 포함한다.
직렬식 입력 병렬식 출력 시프트 레지스터에 어느 때라도 한번 저장된 신호들은 (PROM)에 기억된 독자적으로 코드화된 일련의 신호 S1 내지 S8값들과 비교된다. (PROM)(59 내지 73)은 어드레스가능한 메모리이다. 그와 관련된 직렬식 입력 병렬식 출력 시프트 레지스터로부터의 관련된 8비트 병렬 출력은 PROM에 어드레스로서 인가된다. PROM 각각은 할당된 독자적으로 코드화된 신호에 대응하는 어드레스로 매치를 지시하는 신호를 기억한다. PROM에서의 다른 어드레스들은 매치가 없는 것을 지시하는 신호들을 기억한다. 따라서 직렬식 입력 병렬식 출력 시프트 레지스터의 관련 부분에 저장된 신호가 PROM에 할당된 독자적으로 코드화된 신호를 나타내는 어드레스에 대응할 경우, 그 PROM은 리드(75)상에 매치를 지시하는 출력을 발생시킨다. 리드(75) 각각은 각 PROM이 매치신호를 발생시킬 때 동기화 신호를 발생시키는 AND게이트(77)에 인가된다. 이것은 반복 프레임들이 시프트 레지스터(57)에서의 첫 번째 반복 프레임부터 시작하는 순서로 되어 있는 직렬식 입력 병렬식 출력 시프트 레지스터에 채널 1 및 2가 저장되는 비트 스프림 부분에 대해서만 발생하고, 따라서 이 경우에서만 매치신호가 발생되겠다.
직렬 비트 스트림이 직렬식 입력 병렬식 출력 시프트 레지스터에서 그렇게 정렬될 때, 채널 2의 프레임 3 및 4에서의 여분의 데이터 엔트리들이 직렬식 입력 병렬식 출력 시프트 레지스터(53,51)의 두 번째 반쪽부분에 각각 정당된다는 것을 알 수 있다. 마찬가지로, 이때 여분의 데이터 신호D1 및 D2에 대한 패리티 체크 신호 P1 및 P2가 직렬식 입력 병렬식 출력 시프트 레지스터(49,47)의 두 번째 반쪽 부분에 각각 저장되겠다. 따라서 동기화 신호발생시 마이크로프로세서(78)는 직렬식 입력 병렬식 출력 시프트 레지스터들(53,51,49,47)에 저장된 비트들을 출력시킴으로써 디지털 비트 스트림으로부터 데이터 및 패리티 신호들을 추출한다. 마이크로프로세서(78)는 보호프로세서(23)에 데이터를 전송하기 이전에 상술된 바와 같이 데이터를 검증 및 정정한다.
상술된 바와 같이, 연속적으로 코드화된 6프레임이 750마이크로초마다 반복하며, 따라서 재동기화가 종래의 T1 포맷보다 더욱 고속으로 수행될 수 있다는 것을 알 수 있다.
본 발명에 따라서 제공되는 동일하게 코드화된 동기신호들의 긴 시퀀스로, 거짓 동기호가 발생할 확률은 매우 드물다. 그러한 거짓 검출 확률을 측정하기 위해, 모든 데이터가 랜덤하다고 가정할 수 있다. 6프레임이 1158비트를 포함하고, 각 비트위치가 거짓 시퀀스에 대해 가능한 개시 위치를 나타낸다고 가정한다. 2개의 16비트 시퀀스(프레임 1 및 1)가 있고 그 뒤를 4개의 8비트 시퀀스(프레임 3-6)가 따르므로, 이 전체 시퀀스가 거짓 검출일 확률은 다음과 같다.
P(거짓 동기화)=1,1582×2-16×2-16×2-8×2-8×2-8×12-8
=1,158×2-64
=6.27×10-17
=1/1.6×1016
각 메시지 블록, 즉 6프레임이 0.75.밀리초동안 지속되므로, 그러한 전체 거짓 시퀀스 발생간의 평균 시간간격은 다음과 같다 :
T(거짓 시퀀스)=0.75×103×1/1.6×1016
=1.2×1013
=380×103년
실제로 거짓 동기화가 없을 것이라는 것이 예상된다. 동기화 시간은 항상 지정된 2밀리초 이하이어야 한다.
광섬유 T1 길이에서, 비트 에러 속도는 약 10-9일 것으로 기대된다. N데이타 바이트에서 n비트 에러의 확률은 다음과 같이 주어진다 :
Figure kpo00001
N(바이트)에서 n(에어)의 몇가지 값에 대한 확률이 다음 표에 열거되어 있다.
Figure kpo00002
이러한 확률로부터, 재동기화중에 단일 비트이상의 에러와 마주치는 기회는 극히 드물다는 것을 추론할 수 있다. 표로부터, 8동기화 바이트에서 2비트 에러의 확률은 2.0×10 이다. 8바이트는 6 T1 프레임으로 인코드 되며, 따라서 0.75.밀리초 간격으로 발생한다. 연속 이중 에러들간의 평균 시간 간격은 다음과 같이 주어진다.
T(2에러)=0.75×10 /2.0×10
=3.8×10 초
=11.9×10 년
단일 에러는 다음과 같이 발생할 가능성이 훨씬 많다.
T(1에러)=0.75×10 /6.4×10
=1.2×10 초
=3.3시간
그런데, 대부분의 단일 에러들은 디코드가 적절히 동기되는 동안 발생하며 ,실제 재동기화중에는 발생하지 않는다. 예를 들어 디코더를 매분마다 1회 재동기시키는 것이 필요하다고 가정하자, 그때 재동기화 중에 발생하는 에러들간의 평균 시간 간격은 다음과 같다.
T(1에러/재동기화)=1/6.4×10 분
=29.7년
에러 존재시 재동기화가 절대적으로 필수적이 아니라는 것을 제외하고는 디코더가 동기화 코드를 추적할 수 있어야 한다는 결론에 도달할 수 있는데, 다시 말하면 동시성을 가져야 한다는 것이다. 그런데, 에러 존재시 재동기화 능력은 보다 높은 비트에서 속도를 허용하겠다.
재동기화중에 에러를 허용하는 것은 동기 시퀀스 길이를 감소시키는 것과 동일한 효과를 얻는다. 알 수 있었듯이 8바이트 시퀀스가 380,000,년중 하나의 속도로 거짓 동기화 시퀀스를 생성하므로 각 시퀀스 S1S2, S3S4, S5, S6, S7 및 S8에서 이들이 수행하는 데에 현저한 영향을 주는 것이 없이 하나의 에러가 허용될 수 있다
동기화 신호들에서 에러를 허용하는 것은 관련된 독자적으로 코드화된 신호에서의 가능한 각 에러에 대응하는 PROM들에서 어드레스로 매치 신호를 기억시킴으로써 제공될 수 있다. 바람직하게는 동기화 중에 허용되는 에러가 없는 것이지만, 일단 동기화가 달성될 경우 하나 이상의 에러가 동기화 코드의 추적중에 허용될 수 있겠다. 허용된 추가의 에러를 각각은 PROM들에서 어드레스로서 코드화 되어야 한다.
제5도는 제2도 시스템에 대해 변형된 실시예를 도시하고 있는데, 이 실시예는 음성 및 데이타 채널등에 대한 보로 채널에서 달성된 고속 동기화 및 안전 디지털 통신을 제공한다. 이 본 발명의 실시예에 있어서, 음성 및 데이터 채널들에 대해 사용된 종래의 T1 수신기(31)가 종래의 (코더/디코더) 디바이스(81)로 대체되는데, 이 디바이스(81)는 보호수신기(33)를 통하여 리드(83)상에 전송된 직렬 비트 스트림과, 그 보호 수신기로부터 리드(85)상에 또한 수신된 클럭 펄스를 수신한다. CODEC(81)는 카운터(87)로부터의 신호를 또한 수신하며, 카운터(87)는 리드(89)상에 수신된 보호수신기로부터의 채널 동기화 신호에 의해 프리로드 된다. 카운터는 보로시스템 동기화 신호가 발생되는 비트 스트림에서의 지점과, 보호 타임 슬롯 이외의 어느 타임 슬롯이 시작하는 비트 스트림에서의 지점간에 전송된 직렬 비트 스트림에서의 비트수를 나타내는 카운트로 프리로드된다. CODEC(81)는 이 카운터의 출력을 사용하여, 지정된 채널내의 디지털 직렬데이타를 아날로그 음성채널 또는 데이터 채널 출력으로 변환시킨다. 이러한 구성은 종래의 음성 채널 또는 데이터 채널 프레이밍 처리를 회피하고, 잡음 데이터 채널들을 고속으로 재동기시켜서 허용할 수 있는 보호수신기이 역량을 활용한다.
제5도는 회로가 동작하는 방식이 제6도에 도시된 타이밍으로 설명된다. 도형(a)는 T1 타임 슬롯 할당에 대해 예시하고 있다. 도형(b)는 보호수신기 클럭 펄스를 나타내는 반면에, 도형(c)는 보호채널 동기화 신호를 예시하고 있다. 프리로도된 카운터(87)는 보호채널 동기화 펄스로부터 N 클럭 주기를 카운트하여, 도형(d)에 도시된 음성/데이타 타임 슬롯 동기화 펄스를 발생시키며, 이 음성/데이타 타임 슬롯 동기화 펄스는 CODEC(81)에 의해 음성 및 데이터 채널들을 디코드하게끔 사용된다.
지금까지, 본 발명을 구체적으로 실시예와 관련하여 설명하였지만, 본 기술분야에 숙련된 자에게는 본 발명의 사상과 범위로부터 벗어나지 않고 많은 변형, 수정 및 변화가 가능하겠다.

Claims (28)

  1. 안전 다중채널 디지탈 통신 시스템에 있어서, 복수의 채널들을 시간 멀티플렉스 하여, 그 채널들 각각으로부터의 고정수의 비트들을 각각 포함하는 연속 프레임들을 구비하는 직렬 비트 스트림을 형성하고, 상기 고정수의 비트들의 독자적으로 코드화된 일련의 개별 신호들 중 하나를 n개의 연속 프레임들 각각의 선택된 채널에 대한 비트들의 고정수로 반복하여 삽입함으로써 상기 직렬 비트 스트림을 인코드하기 위한수단과 상기 인코드된 직렬 비트 스트림을 원격 위치로 전송하기 위한 수단과, 상기 인코드된 직렬비트직렬 들내의 선택된 채널에 의해결정된 비트를 수와 상기 수신 수단에 의해 수신된 상기 직렬 비트 스트림을 원격 위치에서 수신하기 위한 수단과, 상기 n개의 프레임들내의 선택된 채널에 의해 결정된 비트들 수와 동일한 상기 수신수단에 의해 수신된 상기 직렬 비트 스트림의 가장 최근 비트들을 연속적으로 유지하기 위한 수단과, 프레임 길이로 간격된 상기 유지되는 그 비트 스트림의 비트 길이 부분에 대한 순차적 고정수를 독자적으로 코드화된 일련의 신호에 대한 기억된 값들과 비교하고, 비트 길이 부분에 대한 순차적 고정수를 독자적으로 코드화된 상기 일련의 개별 신호들의 기억된 값들과의 선택된 매치를 가질 때, 매치신호를 발생시키기 위한 수단과,상기 매치 신호에 응답하여 상기 다중채널 신호를 디멀티플렉스 하기 위한 수단을 구비하는 것을 특징으로 하는 시스템.
  2. 제1항에 있어서, 상기 직렬 비트 스트림의 가장 최근 비트들을 연속적으로 유지하기 위한 상기 수단이 직렬로 접속된 일련의 직렬식 입/출력 시프트 레지스터들을 구비하고, 유지된 비트 스트림의 비트 길이 부분들에 대한 상기 순차적 고정수를 독자적으로 코드화된 일련의 신호들에 비교하기 위한 상기 수단의 다수의 직렬식 입력 병렬식 출력 레지스터들과, 프레임내의 비트를 수로 간격진 직렬로 접속된 상기 일련의 직렬식 입/출력 레지스터들 내의 위치로부터 지정된 비트들을 상기 직렬식 입력 병렬식 출력 시프트 레지스터들 각각에 인입시키기 위한 수단과, 상기 직렬식 입력 병렬식 출력 시프트 레지스터 각각의 병렬 출력들을 독자적으로 코드화된 일련의 신호들의 기억된 값들중 대응하는 값과 비교하기 위한 비교수단을 구비하는 것을 특징으로 하는 시스템.
  3. 제2항에 있어서, 비교수단이 독자적으로 코드화된 각 신호에 대응하는 어드레스들로 프로그램된 프로그램가능 메모리 수단과, 상기 직렬식 입력 병렬식 출력 시프트 레지스터들의 병렬 출력들을 상기 프로그램가능 메모리 수단에 어드레스로서 인가하기 위한 수단을 구비하는데, 상기 프로그램가능 어드레스 각각이 관련된 직렬식 입력 병렬식 출력 시프트 레지스터에서의 비트 스트림의 비트길이 부분에 대한 고정수와 독자적으로 코드화된 신호간의 매치를 나타내는 기억된 신호를 포함하는 것을 특징으로 하는 시스템.
  4. 제2항에 있어서, 시간 멀티플렉스 하기 위한 상기 수단이 상기 직렬 비트 스트림의 각 프레임에서 최소 2개의 채널들을 독자적으로 인코드하기 위한 수단을 포함하고, 상기 직렬식 입력 병렬식 출력 시프트 레지스터들이 인코드된 두 채널의 비트를 수신하기 위한 수단을 포함하며, 상기 직렬식 입력 병렬식 출력 시프트 레지스터들 안으로 비트를 인입시키기 위한 수단이 선택된 채널들간의 양으로 상기 수신된 직렬 비트 스트림에서 간격진 직렬식 입/출력 시프트 레지스터들로부터의 비트를 인입시키기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  5. 제2항에 있어서, n-1 직렬식 입/출력 시프트 레지스터 및 n직렬식 입력 병렬식 출력 시프트 레지스터들을 포함하는데, 상기 직렬식 입력 병렬식 출력 시프트 레지스터들 안으로 상기 지정된 비트들을 인입시키기 위한 수단이 직렬식 입/출력 시프트 레지스터 각각의 출력을 직렬식 입력 병렬식 출력 시프트 레지스터들중 하나의 입력에 접속시키기 위한 수단과, 제1직렬식 입/출력 시프트 레지스터의 출력에 인가된 비트 스트림을 나머지 직렬식 입력 병렬식 출력 시프트 레지스터에 인가하는 수단을 포함하는 것을 특징으로 하는 시스템.
  6. 제5항에 있어서, 시간 멀티플렉스 하기 위한 상기 수단이 상기 직렬 비트 스트림의 각 프레임에서 최소 2개의 채널들을 독자적으로 인코드하기 위한 수단을 포함하고, 상기 직렬식 입력 병렬식 출력 시프트 레지스터들이 인코드된 두 채널의 비트를 수신하기 위한 수단을 포함하며, 상기 비교 수단이 주어진 채널과 관련된 각 직렬식 입/출력 시프트 레지스터부분의 병렬 출력을 독자적으로 코드화된 관련된 신호와 비교하기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  7. 제6항에 있어서, 상기 비교수단이 독자적으로 코드화된 각 신호와 관련되고 그 관련된 신호에 대응하는 어드레스들로 프로그램된 프로그램가능 메모리 수단과, 독자적으로 코드화된 각 신호와 관련되고 그 관련된 상기 직렬식 입력 병렬식 출력 시프트 레지스터들의 병렬 출력을 관련된 프로그램가능 메모리에 어드레스로서 인가하기 위한 수단을 구비하는데, 상기 프로그램가능 어드레스가 주어진 채널과 직렬식 입력 병렬식 출력 시프트 레지스터부분의 병렬 출력과 독자적으로 코드화된 관련된 신호간의 매치를 나타내는 기억된 신호를 포함하는 것을 특징으로 하는 시스템.
  8. 제1항에 있어서, 멀티플렉스 하기 위한 상기 수단이 상기 직렬 비트 스트림의 제2채널의 상기 n의 연속 프레임 몇 개만을 독자적으로 코드화된 일련의 개별 신호들로 반복하여 인코드하고 상기 제2채널의 n개의 연속 프레임중 나머지 안으로 데이터를 인입시키기 위한 수단을 포함하고, 상기 비교하기 위한 수단이 2개의 선택된 채널들의 독자적으로 코드화된 연속프레임들간의 비트수로 간격진 상기 유지되는 그 비트 스트림의 비트 길이 부분에 대한 대응 고정수를 독자적으로 코드화된 일련의 신호에 대한 기억된 값들과 비교하여 그 선택된 채널들의 독자적으로 코드화된 프레임들의 비트길이 부분에 대한 대응 고정수가 상기 독자적으로 코드화된 별개 신호들의 상기 기억된 값과의 선택된 매치를 가질 때, 동기화 신호를 발생시키기 위한 수단을 포함하고, 상기 디멀티플렉스 하는 수단이 데이터를 포함하는 제2선택된 채널의 프레임들에 대응하는 위치에서 그 유지된 비트 스트림으로부터 상기 데이터를 추출하기 위한 동기화 신호에 응답하는 수단을 포함하는 것을 특징으로 하는 시스템.
  9. 제8항에 있어서, 상기 직렬 비트 스트림의 가장 최근 비트들을 연속적으로 유지하기 위한 상기 수단이 직렬로 접속된 일련의 직렬식 입/출력 시프트 레지스터들을 구비하고, 상기 비교하기 위한 수단이 다수의 직렬식 입력 병렬식 출력 레지스터들과, 직렬식 입/출력 레지스터들 내의 비트스트림의 비트 길이 부분에 대한 상기 대응 고정수를 상기 직렬식 입력 병렬식 출력 시프트 레지스터들 안으로 인입시키기 위한 수단과, 상기 직렬식 입력 병렬식 출력 시프트 레지스터 각각의 병렬 출력들을 독자적으로 코드화된 일련의 신호들과 비교하기 위한 비교수단을 포함하는 것을 특징으로 하는 시스템.
  10. 제9항에 있어서, 상기 비교수단이 독자적으로 코드화된 각 신호에 대응하는 어드레스들로 프로그램된 프로그램가능 메모리 수단과, 독자적으로 코드화된 각 신호들과 관련된 상기 직렬식 입력 병렬식 출력 시프트 레지스터들의 병렬 출력을 프로그램가능 메모리수단에 어드레스로서 인가하기 위한 수단을 구비하는데, 상기 프로그램된 어드레스들이 주어진 채널 및 프레임과 관련된 직렬식 입력 병렬식 출력 시프트 레지스터부분의 병렬 출력과 독자적으로 코드화된 관련된 관련된 신호간의 매치를 나타내는 기억된 신호를 포함하는 것을 특징으로 하는 시스템.
  11. 제10항에 있어서, 상기 시간 멀티플렉스 하기 위한 상기 수단이 2개의 연속 채널들을 인코드하기 위한 수단을 포함하고, 상기 직렬식 입/출력 시프트 레지스터의 수가 프레임내의 비트를 수와 동일한 비트수를 각각 갖는 n-1 직렬식 입/출력 시프트 레지스터와 동일하며, 직렬식 입력 병렬식 출력 시프트 레지스터의 수가 2개의 인접 채널들의 비트를 수신하기 위한 수단을 각각 갖는 n직렬식 입력 병렬식 출력 시프트 레지스터와 동일하고, 직렬식 입/출력 시프트 레지스터내의 비트스트림의 비트길이부분에 대한 상기 대응고정수를 상기 직렬식 입력 병렬식 출력 시프트 레지스터 안으로 인입시키기 위한 상기 수단이 각 직렬식 입/출력 시프트 레지스터의 출력을 직렬식 입력 병렬식 출력 시프트 레지스터중 하나의 입력에 접속시키기 위한 수단과, 제1직렬식 입/출력 시프트 레지스터의 출력에 인가된 비트 스트림을 나머지 직렬식 입력 병렬식 출력 시프트 레지스터에 인가하는 수단을 포함하는 것을 특징으로 하는 시스템.
  12. 제11항에 있어서, 상기 직렬 비트 스트림으로부터 데이터를 추출하기 위한 수단이 데이터를 포함하는 상기 제2선택된 채널의 프레임들에 대응하는 직렬식 입력 병렬식 출력 시프트 레지스터들 부분의 병렬 출력을 판독하기 위한 수단을 구비하는 특징으로 하는 시스템.
  13. 제12항에 있어서, 상기 멀티플렉스 하는 수단이 상기 제 2 선택된 채널의 선택된 프레임들 안으로 여분의 데이타 신호들을 인입시키고, 상기 디멀티플렉스 하는 수단이 수신된 비트 스트림으로부터 여분의 데이타 신호값들을 추출하기 위한 수단을 포함하며, 상기 시스템이 상기 여분의 데이타 신호들을 비교하기 위한 프로세서 수단을 추출하기 위한 수단을 포함하며, 상기 시스템이 상기 여분의 데이타 신호들을 비교하기 위한 프로세서 수단을 아울러 포함하는 것을 특징으로 하는 시스템.
  14. 안전 다중채널 디지탈 통신 시스템에 있어서, 복수의 채널들을 시간 멀티플렉스 하여, 그 채널들 각각으로부터의 고정수의 비트들을 각각 포함하는 연속 프레임들을 구비하는 직렬 비트 스트림을 형성하고, n개의 연속 프레임중 최소 하나에서의 선택된 채널에 대한 비트들의 고정수로 계전 데이타를 반복하여삽입하고 상기 n프레임중 나머지의 상기 선택된 채널 각각에 대한 비트들의 고정수로 독자적으로 코드화된 일련의 신호들중 하나를 삽입함으로써 상기 직렬 비트 스트림을 인코드하기 위한 수단과, 상기 인코드된 직 렬 비트 스트림을 원격 위치로 전송하기 위한 수단과, 상기 인토드된 직렬 비트 스트림을 원격 위치에서 수신하기 위한 수단과, 상기 n개의 프레임들내의 선택된 채널에 의해 결정된 비트들 수와 동일한 상기 수신수단에 의해 수신된 상기 직렬 비트 스트림의 가장 최근 비트들을 연속적으로 유지하기 위한 수단과, 인코드된 비트 스트림의 프레임들간의 비트수로 간격진 상기 유지된 비트 스트림의 비트 길이 부분에 대한 순차적 고정수를 독자적으로 코드화된 상기 일련의 신호들의 기억된 값들과 비교하고, 비트 길이 부분들의 순차적 고정수가 독자적으로 코드화된 상기 일련의 별개 신호들의 기억된 값들과의 선택된 매치를 가질 때, 동기화 신호를 발생시키기 위한 수단과, 상기 동기화 신호에 응답하여 상기 계전데이타로 인코드된 상기 선택된 채널의 각 프레임에서의 위치에 대응하는 비트길이 부분에 대한 고정수를 상기 유지된 비트스트림으로부터 추출하기 위한 수단을 구비하는 것을 특징으로 하는 시스템.
  15. 제14항에 있어서, 상기 멀티플렉스 하기 위한 상기 수단이 상기 직렬 비트 스트림의 제2채널의 상기 n의 연속 프레임을 독자적으로 상기 일련의 신호들에서 추가신호들로 반복하여 인코드하기 위한 수단을 포함하고, 수신 수단에 의해 수신된 상기 직렬 비트 스트림의 가장 최근의 비트들을 연속적으로 유지하기 위한 수단이 상기 선택된 채널 및 상기 n프레임내의 상기 제2채널에 의해 결정된 비트들 수와 동일한 가장 최근 비트들을 유지하기 위한 수단을 포함하며, 상기 비교하기 위한 수단이 상기 제2채널의 위치에 대응하는 수신된 비트 스트림의 비트길이 부분에 대한 고정수를 상기 선택된 채널에 대하여 비교하여 선택된 채널 및 제2채널의 독자적으로 코드화된 프레임들의 비트길이 부분에 대한 대응 고정수가 상기 기억된 값과의 선택된 매치를 가질 때 동기화 신호를 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  16. 제14항에 있어서, 상기 멀티플렉스 하기 위한 수단이 상기 선택된 채널의 n개의 프레임중 상기 최소 하나의 제2프레임으로 여분의 계전 데이터를 반복하여 삽입하기 위한 수단을 포함하고, 상기 추출하기 위한 수단이 상기 선택된 채널의 n개의 프레임중 상기 최소 하나 및 제2프레임으로부터 여분의 계전 데이터를 추출하기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  17. 제14항에 있어서, 상기 멀티플렉스 하기 위한 수단이 상기 선택된 채널의 n개의 프레임중 상기 최소 하나의 제2프레임으로 여분의 계전 데이터를 반복하여 삽입하기 위한 수단을 포함하고, 상기 추출하기 위한 수단이 상기 선택된 채널의 n개의 프레임중 상기 제3 및 제4 프레임으로부터 상기 체크 데이타를 추출하기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  18. 제17항에 있어서, 상기 멀티플렉스 하기 위한 수단이 상기 선택된 채널의 n개의 프레임중 제3 및 제4프레임으로 상기 하나의 제2프레임내의 상기 여분의 계전 데이터에 대한 체크 데이터를 각각 반복하여 삽입하기 위한 수단을 아울러 포함하고, 상기 추출하기 위한 수단이 상기 선택된 채널의 n개의 프레임중 상기 제3 및 제4프레임으로부터 상기 체크데이타를 추출하기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  19. 제14항에 있어서, 상기 멀티플렉스 하기 위한 수단이 상기 다중 채널 비트 스트림의 최소 하나의 다른 채널로 데이타를 반복하여 삽입하기 위한 수단을 포함하고, 수신된 직렬 비트 스트림의 비트수를 카운트하기 위한 동기화 신호에 응답하여 그 카운트가 상기 매치 신호가 발생되는 비트 스트림의 지점과 상기 다른 채널의 개시 부분간의 비트수와 동일할 때 타임슬롯 동기화 신호를 발생시키기 위한 수단과 타인슬롯 동기화 신호에 응답하여 수신된 비트스트림으로부터 상기 다른 채널에서 데이터를 추출하기 위한 수단을 포함하는 것을 특징으로 하는 시스템.
  20. 직렬 비트 스트림이 각 채널로부터의 데이터 바이트를 각각 포함하는 프레임들로 분할되는 다중채널 시간 멀티플렉스된 디지털 신호를 동기시키는 방법에 있어서, n개의 연속 프레임중 최소 하나의 프레임의 선택된 채널에 대한 바이트로 데이터를 반복하여 삽입하고 상기 n개의 프레임중 나머지 프레임 각각으로 바이트 길이로 독자적으로 코드화된 일련의 신호들 중 하나를 삽입함으로써 상기 직렬 비트 스트림을 인코드하는 단계와, 상기 인코드된 직렬 비트 스트림을 원격위치로 전송하는 단계와, 상기 인코드된 직렬 비트 스트림을 원격 수신하는 단계와, 상기 n개의 프레임들내의 선택된 채널에 의해 결정된 비트들 수와 동일한 상기 직렬 비트 스트림의 가장 최근 비트들을 연속적으로 유지하는 단계와, 인코드된 비트 스트림의 독자적인 프레임들간의 비트수로 간격진 상기 유지된 비트스트림의 지정된 순차적 바이트 길이 부분들이 독자적으로 코드화된 일련의 신호들과 비교하는 단계, 상기 지정된 순차적 바이트 길이 부분들이 독자적으로 코드화된 일련의 신호들과의 선택된 매치를 가질 때 동기화신호를 발생시키는 단계와 상기 동기화 신호에 응답하여, 상기 선택된 채널의 한 프레임에 대응하는 상기 유지된 비트스트림의 바이트 길이 부분들을 식별하는 단계와 상기 선택된 채널의 한 프레임에 대응하는 상기 유지된 비트스트림의 바이트 길이 부분들로부터 상기 데이터를 추출하는 단계를 구비하는 것을 특징으로 하는 시스템.
  21. 제20항에 있어서, 상기 멀티플렉스 하는 단계가 선택된 채널의 상기 n개의 프레임들 안으로 상기 데이터에 대한 체크신호들을 인입시키는 단계를 포함하고, 상기 식별하는 단계가 선택된 채널의 상기 또 다른 프레임에 대응하는 상기 유지된 비트스트림의 바이트 길이 부분들을 상기 동기화 신호에 응답하여 식별하는 단계와 아울러 포함하며, 상기 추출단계가 상기 또다른 채널에 대응하는 상기 유지된 비트 스트림의 식별된 바이트 길이 부분들로부터 체크신호들을 추출하는 단계를 구비하는 것을 특징으로 방법.
  22. 제20항에 있어서, 상기 멀티플렉스 하는 단계가 선택된 채널의 상기 n개의 프레임중 제2프레임에 대응하는 상기 유지된 비트 스트림의 바이트 길이 부분들을 상기 동기화 신호에 응답하여 식별하는 단계와 아울러 포함하며, 상기 추출단계가 상기 선택된 채널의 상기 제2프레임에 대응하는 상기 유지된 비트 스트림의 식별된 바이트 길이 부분들로부터 여분의 데이터를 추출하는 단계를 구비하는 것을 특징으로 방법.
  23. 제22항에 있어서, 상기 멀티플렉스하는 단계가 선택된 채널의 상기 n개의 프레임중 제3 및 제4프레임안으로 상기 제1 및 제2프레임내의 데이터에 대한 체크 신호들을 인입시키는 단계를 포함하고, 상기 식별하는 단계가 선택된 채널의 상기 제3 및 제4프레임에 대응하는 상기 유지된 비트스트림의 바이트 길이 부분들을 상기 매치 신호에 응답하여 식별하는 단계와 아울러 포함하며, 상기 추출단계가 선택된 제3 및 제4프레임에 대응하는 상기 유지된 비트 스트림의 식별된 바이트 길이 부분들로부터 체크신호들을 추출하는 단계를 포함하는 것을 특징으로 방법.
  24. 제20항에 있어서, 멀티플렉스 하는 단계가 상기 다중 채널 비트 스트림의 최소 하나의 다른 채널로 데이타를 반복하여 삽입하기 위한 수단을 포함하고, 수신된 직렬 비트 스트림의 비트수를 카운트하여 카운트가 동기화 신호가 발생되는 비트 스트림의 지점과 상기 다른 채널의 개시 부분간의 비트수와 동일할 때 타임슬롯 동기화 신호를 발생시키기며, 상기 타임슬롯 동기화 신호에 응답하여 수신된 비트 스트림으로부터 상기 다른 채널에서 데이타를 추출하는 단계를 포함하는 방법.
  25. 제20항에 있어서, 상기 멀티플렉스 하는 단계가 상기 다중 채널 신호의 제2채널의 n의 연속 프레임 각각을 독자적으로 코드화된 일련의 개별 신호들로 반복하여 독자적으로 인코드하는 단계를 포함하고, 유지하는 단계가 상기 n개의 프레임내의 선택된 채널 및 제2채널에 의해 결정된 비트들 수와 동일한 수신된 직렬 비트 스트림의 가장 최근 비트들을 유지하는 단계를 포함하며, 유지된 비트 스트림의 지정된 순차적 바이트 길이 부분들을 비교하는 상기 단계가 제2채널의 프레임들간의 비트수로 간격진 비트스트림의 지정된 순차적 바이트길이 부분들을 독자적으로 코드화된 상기 일련의 신호들과 비교하는 단계를 포함하고, 발생시키는 단계가 선택된 채널 및 제2채널에 대한 지정된 순차적 바이트 길이 부분들의 독자적으로 코드화된 상기 일련의 신호들과의 선택된 매치를 가질 때 동기화 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제25항에 있어서, 멀티플렉스 하는 단계가 상기 다중 채널 비트스트림의 최소 하나의 다른 채널로 데이타를 반복하여 삽입하는 단계를 포함하고, 수신된 직렬 비트 스트림의 비트수를 카운트하여 카운트가 동기화 신호에 발생되는 비트스트림내의 지점과 상기 다른 채널의 개시 부분간의 비트수와 동일할 때 타임슬롯 동기화 신호를 발생시키며, 상기 타임슬롯 동기화 신호에 응답하여 수신된 비트스트림으로부터 상기 다른 채널에서 데이터를 추출하는 단계들을 아울러 포함하는 방법.
  27. 제20항에 있어서, 상기 동기화 신호발생 단계가 초기 매치중에 독자적으로 코드화된 상기 일련의 신호들과 상기 유지된 비트 스트림의 지정된 순차적 바이트 길이 부분들간의 선택된 제1매치에 응답하여 상기 동기화 신호를 발생시키는 단계와, 상기 초기 매치에 있어서 선택된 제2매치에 응답하여 상기 동기화 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제27항에 있어서, 상기 선택된 제1매치중에 비트스트림의 각 순차적 바이트 길이 부분의 각 비트가 독자적으로 코드화된 상기 일련의 신호들 중 대응 신호의 대응 비트와 동일하고, 상기 선택된 제2매치중에 상기 유지된 비트스트림의 상기 순차적 바이트 길이 부분들 각각의 최소한의 지정된 비트수가 독자적으로 코드화된 대응 신호의 대응 비트와 동일한 것을 특징으로 하는 방법.
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