JPH1010211A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1010211A JPH1010211A JP8162054A JP16205496A JPH1010211A JP H1010211 A JPH1010211 A JP H1010211A JP 8162054 A JP8162054 A JP 8162054A JP 16205496 A JP16205496 A JP 16205496A JP H1010211 A JPH1010211 A JP H1010211A
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- clock
- input
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- semiconductor integrated
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Abstract
(57)【要約】
【課題】 ゲートの閾値が一種類に固定されてしまうゲ
ートアレイを用いてユーザ側で半導体集積回路を設計を
行う場合であっても、半導体集積回路のテストピン数を
増やすことなく複数のテストモードの設定が可能できる
半導体集積回路を提供すること。 【解決手段】 複数種類の動作モードを有する半導体集
積回路において、テストモードを設定するためのテスト
モード入力ピンＴＥＳＴを有し、テストモードを設定す
る命令が入力された状態で入力されたパルス２２ａの数
に応じて複数種類の動作モードの中から所定の動作モー
ドを選択する動作モード選択手段１０を備えて成る。
ートアレイを用いてユーザ側で半導体集積回路を設計を
行う場合であっても、半導体集積回路のテストピン数を
増やすことなく複数のテストモードの設定が可能できる
半導体集積回路を提供すること。 【解決手段】 複数種類の動作モードを有する半導体集
積回路において、テストモードを設定するためのテスト
モード入力ピンＴＥＳＴを有し、テストモードを設定す
る命令が入力された状態で入力されたパルス２２ａの数
に応じて複数種類の動作モードの中から所定の動作モー
ドを選択する動作モード選択手段１０を備えて成る。
Description
【０００１】
【発明の属する技術分野】本発明の半導体集積回路は、
複数種類の動作モードを有する半導体集積回路に関し、
特に、ゲートアレイを用いて設計され、クロックに同期
して動作する半導体集積回路に関する。
複数種類の動作モードを有する半導体集積回路に関し、
特に、ゲートアレイを用いて設計され、クロックに同期
して動作する半導体集積回路に関する。
【０００２】
【従来の技術】従来この種の半導体集積回路としては、
例えば、特開平５−４８４１９に示すようなものがあ
る。
例えば、特開平５−４８４１９に示すようなものがあ
る。
【０００３】すなわち従来この種の半導体集積回路９
は、図４に示すように、モード設定用入力信号ピン３を
１本設け、そのピン３に閾値の異なるインバータゲート
２ａ〜２ｃを並列に接続していた。また、入力信号の入
力電圧レベルを変化させると、それに応じて各々のイン
バータゲート２ａ〜２ｃの出力は変化し、これをデコー
ドする回路１，２を設けて、入力信号の入力電圧レベル
に応じた動作モードを決定する構成となっていた。この
ような構成により、モード切替のための複数入力ピンを
必要としないことを実現していた。
は、図４に示すように、モード設定用入力信号ピン３を
１本設け、そのピン３に閾値の異なるインバータゲート
２ａ〜２ｃを並列に接続していた。また、入力信号の入
力電圧レベルを変化させると、それに応じて各々のイン
バータゲート２ａ〜２ｃの出力は変化し、これをデコー
ドする回路１，２を設けて、入力信号の入力電圧レベル
に応じた動作モードを決定する構成となっていた。この
ような構成により、モード切替のための複数入力ピンを
必要としないことを実現していた。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路では、ＩＣメーカーから提供
されるデザインキットを用いてユーザ側で設計を行うゲ
ートアレイの場合、インバータゲートの閾値は電源電圧
Ｖ／２の一種類に固定されているため、従来技術に開示
されているような閾値の異なる複数種類のインバータゲ
ートを使用することが難しいという問題点があった。
うな従来の半導体集積回路では、ＩＣメーカーから提供
されるデザインキットを用いてユーザ側で設計を行うゲ
ートアレイの場合、インバータゲートの閾値は電源電圧
Ｖ／２の一種類に固定されているため、従来技術に開示
されているような閾値の異なる複数種類のインバータゲ
ートを使用することが難しいという問題点があった。
【０００５】本発明は、このような従来の問題点に着目
してなされたもので、ゲートの閾値が一種類に固定され
てしまうゲートアレイを用いてユーザ側で半導体集積回
路を設計を行う場合であっても、半導体集積回路のテス
トピン数を増やすことなく複数のテストモードの設定が
可能できる半導体集積回路を提供することを目的として
いる。
してなされたもので、ゲートの閾値が一種類に固定され
てしまうゲートアレイを用いてユーザ側で半導体集積回
路を設計を行う場合であっても、半導体集積回路のテス
トピン数を増やすことなく複数のテストモードの設定が
可能できる半導体集積回路を提供することを目的として
いる。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、複数種類の動作モードを有する半導体集積回路にお
いて、テストモードを設定するためのテストモード入力
ピン（ＴＥＳＴ）を有し、テストモードを設定する命令
が入力された状態で入力されたパルス（２２ａ）の数に
応じて前記複数種類の動作モードの中から所定の動作モ
ードを選択する動作モード選択手段（１０）、を備えて
成ることを特徴とする半導体集積回路（２０）である。
は、複数種類の動作モードを有する半導体集積回路にお
いて、テストモードを設定するためのテストモード入力
ピン（ＴＥＳＴ）を有し、テストモードを設定する命令
が入力された状態で入力されたパルス（２２ａ）の数に
応じて前記複数種類の動作モードの中から所定の動作モ
ードを選択する動作モード選択手段（１０）、を備えて
成ることを特徴とする半導体集積回路（２０）である。
【０００７】請求項２に記載の発明は、クロック（２２
ｂ）に同期して動作する請求項１に記載の半導体集積回
路（２０）において、前記動作モード選択手段（１０）
は、前記パルス（２２ａ）として前記クロック（２２
ｂ）を用い、前記テストモードを設定する命令が入力さ
れた状態で入力された当該クロック（２２ｂ）の数を計
数するとともに、当該クロック（２２ｂ）の計数値に応
じて前記複数種類の動作モードの中から所定の動作モー
ドを選択する、ことを特徴とする半導体集積回路（２
０）である。
ｂ）に同期して動作する請求項１に記載の半導体集積回
路（２０）において、前記動作モード選択手段（１０）
は、前記パルス（２２ａ）として前記クロック（２２
ｂ）を用い、前記テストモードを設定する命令が入力さ
れた状態で入力された当該クロック（２２ｂ）の数を計
数するとともに、当該クロック（２２ｂ）の計数値に応
じて前記複数種類の動作モードの中から所定の動作モー
ドを選択する、ことを特徴とする半導体集積回路（２
０）である。
【０００８】請求項３に記載の発明は、請求項２に記載
の半導体集積回路（２０）において、前記動作モード選
択手段（１０）は、前記テストモードを設定する命令が
入力されたことを検出するとともに、当該命令が入力さ
れた状態で入力された前記クロック（２２ｂ）を検出す
るためテストモード検出部（１１）と、前記テストモー
ド検出部（１１）が検出したクロック（２２ｂ）を受け
て当該クロック（２２ｂ）の数を計数するとともに、当
該クロック（２２ｂ）の計数値に応じて前記複数種類の
動作モードの中から所定の動作モードを選択してモード
選択データ（１２２ａ）を生成するモード選択部（１
２）と、を備えて成ることを特徴とする半導体集積回路
（２０）である。
の半導体集積回路（２０）において、前記動作モード選
択手段（１０）は、前記テストモードを設定する命令が
入力されたことを検出するとともに、当該命令が入力さ
れた状態で入力された前記クロック（２２ｂ）を検出す
るためテストモード検出部（１１）と、前記テストモー
ド検出部（１１）が検出したクロック（２２ｂ）を受け
て当該クロック（２２ｂ）の数を計数するとともに、当
該クロック（２２ｂ）の計数値に応じて前記複数種類の
動作モードの中から所定の動作モードを選択してモード
選択データ（１２２ａ）を生成するモード選択部（１
２）と、を備えて成ることを特徴とする半導体集積回路
（２０）である。
【０００９】請求項４に記載の発明は、請求項３に記載
の半導体集積回路（２０）において、前記テストモード
検出部（１１）は、前記テストモードを設定する命令と
前記クロック（２２ｂ）との論理和演算を実行して当該
命令が入力された状態で入力された前記クロック（２２
ｂ）を検出するとともに、当該演算結果を出力するアン
ドゲート（１１１）を有し、前記モード選択部（１２）
は、前記アンドゲート（１１１）が出力した演算結果を
受けて当該演算結果に含まれるクロック（２２ｂ）の数
を計数して当該クロック（２２ｂ）の計数値に応じたカ
ウント値データ（１２１ａ）を出力するための所定ビッ
ト数のカウンタ（１２１）と、前記カウント値データ
（１２１ａ）に応じて前記複数種類の動作モードの中か
ら所定の動作モードを選択してモード選択データ（１２
２ａ）を出力するデコーダ（１２２）とを有する、こと
を特徴とする半導体集積回路（２０）である。
の半導体集積回路（２０）において、前記テストモード
検出部（１１）は、前記テストモードを設定する命令と
前記クロック（２２ｂ）との論理和演算を実行して当該
命令が入力された状態で入力された前記クロック（２２
ｂ）を検出するとともに、当該演算結果を出力するアン
ドゲート（１１１）を有し、前記モード選択部（１２）
は、前記アンドゲート（１１１）が出力した演算結果を
受けて当該演算結果に含まれるクロック（２２ｂ）の数
を計数して当該クロック（２２ｂ）の計数値に応じたカ
ウント値データ（１２１ａ）を出力するための所定ビッ
ト数のカウンタ（１２１）と、前記カウント値データ
（１２１ａ）に応じて前記複数種類の動作モードの中か
ら所定の動作モードを選択してモード選択データ（１２
２ａ）を出力するデコーダ（１２２）とを有する、こと
を特徴とする半導体集積回路（２０）である。
【００１０】請求項５に記載の発明は、請求項４に記載
の半導体集積回路（２０）において、前記カウンタ（１
２１）は、外部から与えられるリセット信号（１３）に
よって前記カウント値データ（１２１ａ）のリセット動
作が可能である、ことを特徴とする半導体集積回路（２
０）である。
の半導体集積回路（２０）において、前記カウンタ（１
２１）は、外部から与えられるリセット信号（１３）に
よって前記カウント値データ（１２１ａ）のリセット動
作が可能である、ことを特徴とする半導体集積回路（２
０）である。
【００１１】請求項１乃至５に記載の発明によれば、ゲ
ートの閾値が一種類に固定されてしまうゲートアレイを
用いてユーザ側で半導体集積回路（２０）を設計を行う
場合であっても、半導体集積回路（２０）のテストピン
数を増やすことなく複数のテストモードの設定が可能と
なる。
ートの閾値が一種類に固定されてしまうゲートアレイを
用いてユーザ側で半導体集積回路（２０）を設計を行う
場合であっても、半導体集積回路（２０）のテストピン
数を増やすことなく複数のテストモードの設定が可能と
なる。
【００１２】
【発明の実施の形態】以下、図面に基づき本発明の一実
施形態を説明する。
施形態を説明する。
【００１３】図１は本発明の一実施形態にかかる半導体
集積回路２０を示す回路図である。
集積回路２０を示す回路図である。
【００１４】複数種類の動作モードを有する本実施形態
の半導体集積回路２０は、図１に示すように、テストモ
ードを設定するためのテストモード入力ピンＴＥＳＴを
有し、テストモードを設定する命令が入力された状態で
入力されたパルス２２ａの数に応じて複数種類の動作モ
ードの中から所定の動作モードを選択する動作モード選
択手段１０を備えて成る。
の半導体集積回路２０は、図１に示すように、テストモ
ードを設定するためのテストモード入力ピンＴＥＳＴを
有し、テストモードを設定する命令が入力された状態で
入力されたパルス２２ａの数に応じて複数種類の動作モ
ードの中から所定の動作モードを選択する動作モード選
択手段１０を備えて成る。
【００１５】特に本実施形態の動作モード選択手段１０
は、パルス２２ａとしてクロック２２ｂを用い、テスト
モードを設定する命令が入力された状態で入力されたク
ロック２２ｂの数を計数するとともに、クロック２２ｂ
の計数値に応じて複数種類の動作モードの中から所定の
動作モードを選択するように構成されている。
は、パルス２２ａとしてクロック２２ｂを用い、テスト
モードを設定する命令が入力された状態で入力されたク
ロック２２ｂの数を計数するとともに、クロック２２ｂ
の計数値に応じて複数種類の動作モードの中から所定の
動作モードを選択するように構成されている。
【００１６】次に、動作モード選択手段１０の実施形態
を説明する。
を説明する。
【００１７】動作モード選択手段１０は、テストモード
検出部１１とモード選択部１２とを有する。
検出部１１とモード選択部１２とを有する。
【００１８】テストモード検出部１１は、テストモード
を設定する命令が入力されたことを検出するとともに、
命令が入力された状態で入力されたクロック２２ｂを検
出するように接続されている。
を設定する命令が入力されたことを検出するとともに、
命令が入力された状態で入力されたクロック２２ｂを検
出するように接続されている。
【００１９】モード選択部１２は、テストモード検出部
１１が検出したクロック２２ｂを受けてクロック２２ｂ
の数を計数するとともに、クロック２２ｂの計数値に応
じて複数種類の動作モードの中から所定の動作モードを
選択してモード選択データ１２２ａを生成するように接
続されている。
１１が検出したクロック２２ｂを受けてクロック２２ｂ
の数を計数するとともに、クロック２２ｂの計数値に応
じて複数種類の動作モードの中から所定の動作モードを
選択してモード選択データ１２２ａを生成するように接
続されている。
【００２０】次に、動作モード選択手段１０の具体例を
説明する。
説明する。
【００２１】テストモード検出部１１は、テストモード
を設定する命令とクロック２２ｂとの論理和演算を実行
して命令が入力された状態で入力されたクロック２２ｂ
を検出するとともに、演算結果を出力するアンドゲート
１１１を有する。
を設定する命令とクロック２２ｂとの論理和演算を実行
して命令が入力された状態で入力されたクロック２２ｂ
を検出するとともに、演算結果を出力するアンドゲート
１１１を有する。
【００２２】モード選択部１２は、所定ビット数のカウ
ンタ１２１とデコーダ１２２とを有する。
ンタ１２１とデコーダ１２２とを有する。
【００２３】カウンタ１２１は、アンドゲート１１１が
出力した演算結果を受けて演算結果に含まれるクロック
２２ｂの数を計数してクロック２２ｂの計数値に応じた
カウント値データ１２１ａを出力するように接続されて
いる。またカウンタ１２１は、外部から与えられるリセ
ット信号１３によってカウント値データ１２１ａのリセ
ット動作ができるように接続されている。
出力した演算結果を受けて演算結果に含まれるクロック
２２ｂの数を計数してクロック２２ｂの計数値に応じた
カウント値データ１２１ａを出力するように接続されて
いる。またカウンタ１２１は、外部から与えられるリセ
ット信号１３によってカウント値データ１２１ａのリセ
ット動作ができるように接続されている。
【００２４】デコーダ１２２は、カウント値データ１２
１ａに応じて複数種類の動作モードの中から所定の動作
モードを選択してモード選択データ１２２ａを出力する
ように接続されている。
１ａに応じて複数種類の動作モードの中から所定の動作
モードを選択してモード選択データ１２２ａを出力する
ように接続されている。
【００２５】次に、動作モード選択手段１０の動作を説
明する。
明する。
【００２６】図２は図１の半導体集積回路２０において
モードを選択するときのタイミングチャートである。図
３は図１の半導体集積回路２０においてモードを選択す
るときの真理値表である。
モードを選択するときのタイミングチャートである。図
３は図１の半導体集積回路２０においてモードを選択す
るときの真理値表である。
【００２７】本実施形態では、通常動作モードを含めて
８個の動作モード設定できる場合について説明する。
８個の動作モード設定できる場合について説明する。
【００２８】動作モード選択手段１０において、テスト
モード入力ピンＴＥＳＴを１本設け、テストモード検出
部１１であるアンドゲート１１１の片方の入力端子に接
続する。アンドゲート１１１は、テストモードを設定す
る命令とクロック２２ｂとの論理和演算を実行して命令
が入力された状態で入力されたクロック２２ｂを検出す
るとともに、演算結果を出力する。アンドゲート１１１
の演算結果の出力はカウンタ１２１のクロック入力端子
に入力される。
モード入力ピンＴＥＳＴを１本設け、テストモード検出
部１１であるアンドゲート１１１の片方の入力端子に接
続する。アンドゲート１１１は、テストモードを設定す
る命令とクロック２２ｂとの論理和演算を実行して命令
が入力された状態で入力されたクロック２２ｂを検出す
るとともに、演算結果を出力する。アンドゲート１１１
の演算結果の出力はカウンタ１２１のクロック入力端子
に入力される。
【００２９】半導体集積回路２０のリセット信号入力ピ
ンＲＥＳＥＴは、カウンタ１２１である３ビットカウン
タ１２１のリセット入力端子に接続し、リセットピンを
「Ｌ」にすることで３ビットカウンタ１２１を初期化す
る。続いて、デコーダ１２２が３ビットカウンタ１２１
のカウント値データ［Ｏ0〜Ｏ2］１２１ａをデコードし
て（則ち、カウント値データ１２１ａに応じて複数種類
の動作モードの中から所定の動作モードを図３の真理値
表を用いて選択して）、モード選択データ１２２ａを生
成し、動作モード０〜動作モード７の８つのモードを決
定する。
ンＲＥＳＥＴは、カウンタ１２１である３ビットカウン
タ１２１のリセット入力端子に接続し、リセットピンを
「Ｌ」にすることで３ビットカウンタ１２１を初期化す
る。続いて、デコーダ１２２が３ビットカウンタ１２１
のカウント値データ［Ｏ0〜Ｏ2］１２１ａをデコードし
て（則ち、カウント値データ１２１ａに応じて複数種類
の動作モードの中から所定の動作モードを図３の真理値
表を用いて選択して）、モード選択データ１２２ａを生
成し、動作モード０〜動作モード７の８つのモードを決
定する。
【００３０】以下、具体例を説明する。
【００３１】先ず、図２に示すように、テストモード入
力ピンＴＥＳＴを「Ｌ」にしたままでリセット信号入力
ピンＲＥＳＥＴを「Ｌ」にして３ビットカウンタ１２１
を初期化した後に、リセット信号入力ピンＲＥＳＥＴを
「Ｈ」にする。リセット信号入力ピンＲＥＳＥＴが
「Ｈ」でテストモード入力ピンＴＥＳＴが「Ｈ」の期間
に、設定したいモードになるようにクロック入力ピンＣ
ＬＯＣＫにクロック２２ｂを供給する。
力ピンＴＥＳＴを「Ｌ」にしたままでリセット信号入力
ピンＲＥＳＥＴを「Ｌ」にして３ビットカウンタ１２１
を初期化した後に、リセット信号入力ピンＲＥＳＥＴを
「Ｈ」にする。リセット信号入力ピンＲＥＳＥＴが
「Ｈ」でテストモード入力ピンＴＥＳＴが「Ｈ」の期間
に、設定したいモードになるようにクロック入力ピンＣ
ＬＯＣＫにクロック２２ｂを供給する。
【００３２】例えば、動作モード３にしたい場合は、ク
ロック２２ｂを３回、動作モード５にしたい場合はクロ
ック２２ｂを５回だけ入力した後、テストモード入力ピ
ンＴＥＳＴを「Ｌ」にする。
ロック２２ｂを３回、動作モード５にしたい場合はクロ
ック２２ｂを５回だけ入力した後、テストモード入力ピ
ンＴＥＳＴを「Ｌ」にする。
【００３３】モード選択部１２のアンドゲート１１１が
出力した演算結果を受けて演算結果に含まれるクロック
２２ｂが３ビットカウンタ１２１に供給されると、図２
に示すように、計数動作が始まり、カウント値データ
［Ｏ0〜Ｏ2］１２１ａが変化する。
出力した演算結果を受けて演算結果に含まれるクロック
２２ｂが３ビットカウンタ１２１に供給されると、図２
に示すように、計数動作が始まり、カウント値データ
［Ｏ0〜Ｏ2］１２１ａが変化する。
【００３４】モード選択部１２のデコーダ１２２は、３
ビットカウンタ１２１のカウント値データ［Ｏ0〜Ｏ2］
１２１ａに応じて複数種類の動作モードの中から所定の
動作モードを選択してモード選択データ１２２ａとして
の動作モード０〜動作モード７のいずれかの出力を
「Ｈ」にする（図３の真理値表参照）。
ビットカウンタ１２１のカウント値データ［Ｏ0〜Ｏ2］
１２１ａに応じて複数種類の動作モードの中から所定の
動作モードを選択してモード選択データ１２２ａとして
の動作モード０〜動作モード７のいずれかの出力を
「Ｈ」にする（図３の真理値表参照）。
【００３５】テストモードを必要としない通常動作モー
ドでは、テストモード入力ピンＴＥＳＴは「Ｌ」を保持
するので、３ビットカウンタ１２１にクロック２２ｂが
供給されることはなく、３ビットカウンタ１２１はリセ
ット信号１３によって初期化された状態を保持し、その
保持された状態をデコーダがデコードして出力するの
で、この出力を通常動作モードを意味する信号として用
いることができる。
ドでは、テストモード入力ピンＴＥＳＴは「Ｌ」を保持
するので、３ビットカウンタ１２１にクロック２２ｂが
供給されることはなく、３ビットカウンタ１２１はリセ
ット信号１３によって初期化された状態を保持し、その
保持された状態をデコーダがデコードして出力するの
で、この出力を通常動作モードを意味する信号として用
いることができる。
【００３６】以上説明したように、本実施形態によれ
ば、ゲートの閾値が一種類に固定されてしまうゲートア
レイを用いてユーザ側で半導体集積回路２０を設計を行
う場合であっても、半導体集積回路２０のテストピン数
を増やすことなく複数のテストモードの設定が可能とな
る。
ば、ゲートの閾値が一種類に固定されてしまうゲートア
レイを用いてユーザ側で半導体集積回路２０を設計を行
う場合であっても、半導体集積回路２０のテストピン数
を増やすことなく複数のテストモードの設定が可能とな
る。
【００３７】
【発明の効果】請求項１乃至５に記載の発明によれば、
ゲートの閾値が一種類に固定されてしまうゲートアレイ
を用いてユーザ側で半導体集積回路を設計を行う場合で
あっても、半導体集積回路のテストピン数を増やすこと
なく複数のテストモードの設定が可能となる。
ゲートの閾値が一種類に固定されてしまうゲートアレイ
を用いてユーザ側で半導体集積回路を設計を行う場合で
あっても、半導体集積回路のテストピン数を増やすこと
なく複数のテストモードの設定が可能となる。
【図１】本発明の一実施形態にかかる半導体集積回路を
示す回路図である。
示す回路図である。
【図２】図１の半導体集積回路においてモードを選択す
るときのタイミングチャートである。
るときのタイミングチャートである。
【図３】図１の半導体集積回路においてモードを選択す
るときの真理値表である。
るときの真理値表である。
【図４】従来の半導体集積回路を示す回路図である。
１０ 動作モード選択手段 １１ テストモード検出部 １１１ アンドゲート １２ モード選択部 １２１ カウンタ １２１ａ カウント値データ １２２ デコーダ １２２ａ モード選択データ １３ リセット信号 ２０ 半導体集積回路 ２１ａ テストモード設定命令 ２２ａ パルス ２２ｂ クロック ＣＬＯＣＫ クロック入力ピン ＴＥＳＴ テストモード入力ピン ＲＥＳＥＴ リセット信号入力ピン
【手続補正書】
【提出日】平成８年９月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】図１の半導体集積回路においてモードを選択す
るときの真理値図表である。
るときの真理値図表である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00
Claims (5)
- 【請求項１】 複数種類の動作モードを有する半導体集
積回路において、 テストモードを設定するためのテストモード入力ピンを
有し、テストモードを設定する命令が入力された状態で
入力されたパルスの数に応じて前記複数種類の動作モー
ドの中から所定の動作モードを選択する動作モード選択
手段、 を備えて成ることを特徴とする半導体集積回路。 - 【請求項２】 クロックに同期して動作する請求項１に
記載の半導体集積回路であって、 前記動作モード選択手段は、前記パルスとして前記クロ
ックを用い、前記テストモードを設定する命令が入力さ
れた状態で入力された当該クロックの数を計数するとと
もに、当該クロックの計数値に応じて前記複数種類の動
作モードの中から所定の動作モードを選択する、 ことを特徴とする半導体集積回路。 - 【請求項３】 前記動作モード選択手段は、 前記テストモードを設定する命令が入力されたことを検
出するとともに、当該命令が入力された状態で入力され
た前記クロックを検出するためテストモード検出部と、 前記テストモード検出部が検出したクロックを受けて当
該クロックの数を計数するとともに、当該クロックの計
数値に応じて前記複数種類の動作モードの中から所定の
動作モードを選択してモード選択データを生成するモー
ド選択部と、 を備えて成ることを特徴とする請求項２に記載の半導体
集積回路。 - 【請求項４】 前記テストモード検出部は、前記テスト
モードを設定する命令と前記クロックとの論理和演算を
実行して当該命令が入力された状態で入力された前記ク
ロックを検出するとともに、当該演算結果を出力するア
ンドゲートを有し、 前記モード選択部は、前記アンドゲートが出力した演算
結果を受けて当該演算結果に含まれるクロックの数を計
数して当該クロックの計数値に応じたカウント値データ
を出力するための所定ビット数のカウンタと、前記カウ
ント値データに応じて前記複数種類の動作モードの中か
ら所定の動作モードを選択してモード選択データを出力
するデコーダとを有する、 ことを特徴とする請求項３に記載の半導体集積回路。 - 【請求項５】 前記カウンタは、外部から与えられるリ
セット信号によって前記カウント値データのリセット動
作が可能である、 ことを特徴とする請求項４に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162054A JPH1010211A (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162054A JPH1010211A (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1010211A true JPH1010211A (ja) | 1998-01-16 |
Family
ID=15747227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8162054A Withdrawn JPH1010211A (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1010211A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100531463B1 (ko) * | 2003-06-30 | 2005-11-28 | 주식회사 하이닉스반도체 | 반도체 장치의 테스트모드 제어회로 |
| JP2006066508A (ja) * | 2004-08-25 | 2006-03-09 | Denso Corp | 半導体集積回路装置 |
| JP2013197484A (ja) * | 2012-03-22 | 2013-09-30 | Mitsubishi Electric Corp | 集積回路装置 |
-
1996
- 1996-06-21 JP JP8162054A patent/JPH1010211A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100531463B1 (ko) * | 2003-06-30 | 2005-11-28 | 주식회사 하이닉스반도체 | 반도체 장치의 테스트모드 제어회로 |
| JP2006066508A (ja) * | 2004-08-25 | 2006-03-09 | Denso Corp | 半導体集積回路装置 |
| JP4501594B2 (ja) * | 2004-08-25 | 2010-07-14 | 株式会社デンソー | 半導体集積回路装置 |
| JP2013197484A (ja) * | 2012-03-22 | 2013-09-30 | Mitsubishi Electric Corp | 集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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