JPH10171679A - Cpuレジスタ自動テストパターン発生回路 - Google Patents
Cpuレジスタ自動テストパターン発生回路Info
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- JPH10171679A JPH10171679A JP8329530A JP32953096A JPH10171679A JP H10171679 A JPH10171679 A JP H10171679A JP 8329530 A JP8329530 A JP 8329530A JP 32953096 A JP32953096 A JP 32953096A JP H10171679 A JPH10171679 A JP H10171679A
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- 238000012360 testing method Methods 0.000 title claims abstract description 144
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 従来のように外部からCPUレジスタにテス
ト用データを入力してCPUの通常動作によってテスト
を行う必要がないCPUレジスタ自動テストパターン発
生回路。 【解決手段】 テスト信号を入力するテスト信号入力端
子31と、テスト信号入力時にテスト入力パターン及び
書込/読出を指示する計数データを発生するカウンタ3
と、このカウンタ3の出力によりテスト入力パターンを
生成するデコーダ6と、CPUレジスタアドレスを指定
する計数データを発生するカウンタ4と、このカウンタ
4の出力によりCPUレジスタアドレスを生成するデコ
ーダ7と、テスト信号入力時に、通常動作時の信号の代
りに、デコーダ6の出力、カウンタ3の書込/読出指示
データ、デコーダ7の出力をそれぞれ選択出力するセレ
クタ8,9,10とを備えたもの。
ト用データを入力してCPUの通常動作によってテスト
を行う必要がないCPUレジスタ自動テストパターン発
生回路。 【解決手段】 テスト信号を入力するテスト信号入力端
子31と、テスト信号入力時にテスト入力パターン及び
書込/読出を指示する計数データを発生するカウンタ3
と、このカウンタ3の出力によりテスト入力パターンを
生成するデコーダ6と、CPUレジスタアドレスを指定
する計数データを発生するカウンタ4と、このカウンタ
4の出力によりCPUレジスタアドレスを生成するデコ
ーダ7と、テスト信号入力時に、通常動作時の信号の代
りに、デコーダ6の出力、カウンタ3の書込/読出指示
データ、デコーダ7の出力をそれぞれ選択出力するセレ
クタ8,9,10とを備えたもの。
Description
【0001】
【発明の属する技術分野】本発明は、CPUレジスタの
自動テストパターン発生回路に関するものである。
自動テストパターン発生回路に関するものである。
【0002】
【従来の技術】図5は従来のCPUレジスタとそのデー
タ書込・読出回路の構成例を示す図であり、図6は図5
の動作を説明するためのタイミングチャートである。図
5において、101はデコーダ、102,103,10
5〜108はANDゲート、104はロジック、10
9,110はORゲート、111は出力データラッチ・
フリップフロップ(以下F/Fと記す)であり、CPU
保持用レジスタは1からNまでn個あるとする。従来、
CPU保持用レジスタは、図5のように、外部から直接
データの入力及び制御端子を備えているので、特にテス
ト回路は設けずに、通常動作によるデータの書込・読出
によってCPU保持用レジスタの動作が正常であるか否
かのテストを行っていた。
タ書込・読出回路の構成例を示す図であり、図6は図5
の動作を説明するためのタイミングチャートである。図
5において、101はデコーダ、102,103,10
5〜108はANDゲート、104はロジック、10
9,110はORゲート、111は出力データラッチ・
フリップフロップ(以下F/Fと記す)であり、CPU
保持用レジスタは1からNまでn個あるとする。従来、
CPU保持用レジスタは、図5のように、外部から直接
データの入力及び制御端子を備えているので、特にテス
ト回路は設けずに、通常動作によるデータの書込・読出
によってCPU保持用レジスタの動作が正常であるか否
かのテストを行っていた。
【0003】図5において、チップセレクト信号(CS
N)は、ANDゲート102,103に入力され、リー
ド・ライト信号(RWN)は、ANDゲート102には
直接入力され、ANDゲート103には論理反転されて
入力される。ANDゲート102の出力とANDゲート
103の出力は、それぞれデコーダ101のリード用イ
ネーブル入力とライト用イネーブル入力に供給される。
CPUレジスタのアドレスADR[m−1:0](ビッ
ト番号0からm−1までmビットの意)がデコーダ10
1に入力され、デコーダ101のリード用イネーブル出
力nビットは、ANDゲート105〜108のそれぞれ
のビットに対応した入力とORゲート109の入力に供
給される。またデコーダ101のライト用イネーブル出
力nビットはCPU保持用レジスタ1〜Nのそれぞれの
ビットに対応した入力に供給される。
N)は、ANDゲート102,103に入力され、リー
ド・ライト信号(RWN)は、ANDゲート102には
直接入力され、ANDゲート103には論理反転されて
入力される。ANDゲート102の出力とANDゲート
103の出力は、それぞれデコーダ101のリード用イ
ネーブル入力とライト用イネーブル入力に供給される。
CPUレジスタのアドレスADR[m−1:0](ビッ
ト番号0からm−1までmビットの意)がデコーダ10
1に入力され、デコーダ101のリード用イネーブル出
力nビットは、ANDゲート105〜108のそれぞれ
のビットに対応した入力とORゲート109の入力に供
給される。またデコーダ101のライト用イネーブル出
力nビットはCPU保持用レジスタ1〜Nのそれぞれの
ビットに対応した入力に供給される。
【0004】そしてCPUレジスタへのデータ入力IN
[15:0]がそれぞれCPU保持用レジスタ1〜Nに
入力され、CPU保持用レジスタ1〜Nの出力はロジッ
ク104とそれぞれのイネーブルビット番号に対応した
ANDゲート105〜108に入力される。ANDゲー
ト105〜108の出力はORゲート110に入力さ
れ、ORゲート110の出力とORゲート109の出力
は、それぞれ出力データラッチF/F111のデータ入
力と、イネーブル入力に供給される。クロック信号(C
LK)はF/F111のクロック入力と各CPU保持用
レジスタ(レジスタへの入力線は図示せず)に供給され
る。
[15:0]がそれぞれCPU保持用レジスタ1〜Nに
入力され、CPU保持用レジスタ1〜Nの出力はロジッ
ク104とそれぞれのイネーブルビット番号に対応した
ANDゲート105〜108に入力される。ANDゲー
ト105〜108の出力はORゲート110に入力さ
れ、ORゲート110の出力とORゲート109の出力
は、それぞれ出力データラッチF/F111のデータ入
力と、イネーブル入力に供給される。クロック信号(C
LK)はF/F111のクロック入力と各CPU保持用
レジスタ(レジスタへの入力線は図示せず)に供給され
る。
【0005】図6を参照し、図5の回路における従来の
CPUレジスタのテスト動作を説明する。図6に示すよ
うに、最初にCPU保持レジスタ1をテストするため、
アドレスADR“0”をデコーダ101に入力する。そ
してこの例においてはデータ入力INが16ビットなの
で、書込・読出用テストデータとして、下記の表1に示
すような、16ビットのうち1つのビットのみがH状態
でその他のビットはすべてL状態のテストデータ(表1
のデータ番号2〜17を参照)と、16ビットがすべて
L状態及びすべてH状態のテストデータ(表1のデータ
番号1,18を参照)とを用いる。
CPUレジスタのテスト動作を説明する。図6に示すよ
うに、最初にCPU保持レジスタ1をテストするため、
アドレスADR“0”をデコーダ101に入力する。そ
してこの例においてはデータ入力INが16ビットなの
で、書込・読出用テストデータとして、下記の表1に示
すような、16ビットのうち1つのビットのみがH状態
でその他のビットはすべてL状態のテストデータ(表1
のデータ番号2〜17を参照)と、16ビットがすべて
L状態及びすべてH状態のテストデータ(表1のデータ
番号1,18を参照)とを用いる。
【0006】
【表1】
【0007】図6の例においては、アドレスADRが
“0”であるCPU保持レジスタ1に対して、0000
hから8000hまでのデータの順次、書込みと読出し
を行って、ANDゲート105、ORゲート110及び
出力データラッチF/F111を介して出力端子0UT
にデータが読出される様子が示されている。以後CPU
保持レジスタ2〜Nに対しても、同様のテストを順次行
うが、これらのテストは最低1回以上、必要な回数だけ
行う。またこのテストにより、CPUレジスタ以外のA
NDゲート105〜108、ORゲート109,11
0、出力データラッチF/F111等のテストも同時に
行うことができる。例えばANDゲート105〜108
の故障を発明するのに表1のデータ番号1〜18が有効
で、ORゲート110の故障を発明するのに表1のデー
タ番号2〜17が有効である。
“0”であるCPU保持レジスタ1に対して、0000
hから8000hまでのデータの順次、書込みと読出し
を行って、ANDゲート105、ORゲート110及び
出力データラッチF/F111を介して出力端子0UT
にデータが読出される様子が示されている。以後CPU
保持レジスタ2〜Nに対しても、同様のテストを順次行
うが、これらのテストは最低1回以上、必要な回数だけ
行う。またこのテストにより、CPUレジスタ以外のA
NDゲート105〜108、ORゲート109,11
0、出力データラッチF/F111等のテストも同時に
行うことができる。例えばANDゲート105〜108
の故障を発明するのに表1のデータ番号1〜18が有効
で、ORゲート110の故障を発明するのに表1のデー
タ番号2〜17が有効である。
【0008】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のCPUレジスタのテスト方法では、通常動
作によってテストを行っているため、CPUレジスタの
データビット数やその個数等がCPUの種類によって異
なり、これに対応したテストパターンをそれぞれ設定す
るため、テストパターンの数が増加するという欠点があ
った。
ような従来のCPUレジスタのテスト方法では、通常動
作によってテストを行っているため、CPUレジスタの
データビット数やその個数等がCPUの種類によって異
なり、これに対応したテストパターンをそれぞれ設定す
るため、テストパターンの数が増加するという欠点があ
った。
【0009】
【課題を解決するための手段】本発明に係るCPUレジ
スタ自動テストパターン発生回路は、CPUレジスタに
対して、通常動作の入力データの代りに、内部で発生し
たテスト入力パターンを順次入力してデータの書込及び
読出動作を行い、正しい入力テストパターンが出力され
るか否かを試験するためのCPUレジスタ自動テストパ
ターン発生回路において、前記通常動作からテスト動作
に切換えるテスト信号を入力する1つのテスト信号入力
端子と、前記テスト信号入力端子からテスト信号の入力
時に、前記テスト入力パターン及びこのパターンデータ
の書込又は読出制御を指示する計数データを順次発生す
るパターン発生用計数手段と、前記パターン発生用計数
手段の発生する計数データをデコードして指定されたテ
スト入力パターンを生成するテスト入力パターン生成手
段と、複数のCPUレジスタのうちのいずれか1つを指
定する計数データを順次発生するCPUレジスタ指定用
計数手段と、前記CPUレジスタ指定用計数手段の発生
する計数データをデコードして指定されたCPUレジス
タのアドレスを生成するレジスタアドレス生成手段と、
前記テスト信号入力端子から入力されるテスト信号によ
って、通常動作時におけるCPUレジスタのアドレス、
データの書込又は読出制御信号及びCPUレジスタへの
入力データの代りに、前記レジスタアドレス生成手段に
より生成されたCPUレジスタのアドレス、パターン発
生用計数手段により指示されたデータの書込又は読出制
御信号及びテスト入力パターン生成手段により生成され
たCPUレジスタへの入力データを選択出力する選択手
段とを備えたものである。その結果、従来のように外部
からCPUレジスタにテスト用データを入力してCPU
の通常動作によってテストを行う必要がなくなると共
に、テスト入力パターンの数を最小限に抑えたテスト入
力パターンを生成することにより効率的な自動テストが
可能となる。
スタ自動テストパターン発生回路は、CPUレジスタに
対して、通常動作の入力データの代りに、内部で発生し
たテスト入力パターンを順次入力してデータの書込及び
読出動作を行い、正しい入力テストパターンが出力され
るか否かを試験するためのCPUレジスタ自動テストパ
ターン発生回路において、前記通常動作からテスト動作
に切換えるテスト信号を入力する1つのテスト信号入力
端子と、前記テスト信号入力端子からテスト信号の入力
時に、前記テスト入力パターン及びこのパターンデータ
の書込又は読出制御を指示する計数データを順次発生す
るパターン発生用計数手段と、前記パターン発生用計数
手段の発生する計数データをデコードして指定されたテ
スト入力パターンを生成するテスト入力パターン生成手
段と、複数のCPUレジスタのうちのいずれか1つを指
定する計数データを順次発生するCPUレジスタ指定用
計数手段と、前記CPUレジスタ指定用計数手段の発生
する計数データをデコードして指定されたCPUレジス
タのアドレスを生成するレジスタアドレス生成手段と、
前記テスト信号入力端子から入力されるテスト信号によ
って、通常動作時におけるCPUレジスタのアドレス、
データの書込又は読出制御信号及びCPUレジスタへの
入力データの代りに、前記レジスタアドレス生成手段に
より生成されたCPUレジスタのアドレス、パターン発
生用計数手段により指示されたデータの書込又は読出制
御信号及びテスト入力パターン生成手段により生成され
たCPUレジスタへの入力データを選択出力する選択手
段とを備えたものである。その結果、従来のように外部
からCPUレジスタにテスト用データを入力してCPU
の通常動作によってテストを行う必要がなくなると共
に、テスト入力パターンの数を最小限に抑えたテスト入
力パターンを生成することにより効率的な自動テストが
可能となる。
【0010】
実施形態1.図1は本発明の実施形態1に係るCPUレ
ジスタ自動テストパターン発生回路を示す図である。図
1において、クロック信号入力端子1は6ビットカウン
タ3、m′ビットカウンタ4、出力データラッチF/F
26およびCPU保持用レジスタ16〜19のクロック
入力に接続され、リセット信号入力端子2は6ビットカ
ウンタ3、m′ビットカウンタ4およびCPU保持用レ
ジスタ16〜19のリセット入力に接続される。
ジスタ自動テストパターン発生回路を示す図である。図
1において、クロック信号入力端子1は6ビットカウン
タ3、m′ビットカウンタ4、出力データラッチF/F
26およびCPU保持用レジスタ16〜19のクロック
入力に接続され、リセット信号入力端子2は6ビットカ
ウンタ3、m′ビットカウンタ4およびCPU保持用レ
ジスタ16〜19のリセット入力に接続される。
【0011】6ビットカウンタ3のカウンタ出力[5:
0]は、ANDゲート5に入力され、ANDゲート5の
出力は、6ビットカウンター3のロード入力とm′ビッ
トカウンタ4のイネーブル入力に接続される。また、6
ビットカウンタ3のカウンタ出力[5:1]は、デコー
ダ6の入力に接続され、またこのカウンタ出力[0]
は、セレクタ9の“1”入力に接続される。m′ビット
カウンタ4の出力はm′ビットは、デコーダ7の入力に
接続され、デコーダ7の出力mビットは、セレクタ10
の“1”入力に接続され、デコーダ6の出力16ビット
はセレクタ8の“1”入力に接続される。
0]は、ANDゲート5に入力され、ANDゲート5の
出力は、6ビットカウンター3のロード入力とm′ビッ
トカウンタ4のイネーブル入力に接続される。また、6
ビットカウンタ3のカウンタ出力[5:1]は、デコー
ダ6の入力に接続され、またこのカウンタ出力[0]
は、セレクタ9の“1”入力に接続される。m′ビット
カウンタ4の出力はm′ビットは、デコーダ7の入力に
接続され、デコーダ7の出力mビットは、セレクタ10
の“1”入力に接続され、デコーダ6の出力16ビット
はセレクタ8の“1”入力に接続される。
【0012】CPUデータIN[15:0]入力端子2
8は、セレクタ8の“0”入力に接続され、CPUリー
ド・ライト(RWN)入力端子29は、セレクタ9の
“0”入力に接続され、CPUアドレスADR[m−
1:0]入力端子30は、セレクタ10の“0”入力に
接続される。CPUチップ・セレクト(CSN)入力端
子11は、ORゲート12の一方の入力に接続され、テ
スト信号入力端子31は、6ビットカウンタ3のイネー
ブル入力と、セレクタ8〜10のセレクト入力、ORゲ
ート12の他方の入力、ORゲート24の1つの入力に
接続される。
8は、セレクタ8の“0”入力に接続され、CPUリー
ド・ライト(RWN)入力端子29は、セレクタ9の
“0”入力に接続され、CPUアドレスADR[m−
1:0]入力端子30は、セレクタ10の“0”入力に
接続される。CPUチップ・セレクト(CSN)入力端
子11は、ORゲート12の一方の入力に接続され、テ
スト信号入力端子31は、6ビットカウンタ3のイネー
ブル入力と、セレクタ8〜10のセレクト入力、ORゲ
ート12の他方の入力、ORゲート24の1つの入力に
接続される。
【0013】セレクタ8の出力16ビットは、各ビット
毎にそれぞれ、CPU保持用レジスタ16〜19のデー
タ入力に接続される。セレクタ9の出力は、ANDゲー
ト13の一方の入力に接続され、ANDゲート14の一
方の入力に論理反転して接続される。セレクタ10の出
力mビットは、デコーダ15の入力に接続される。OR
ゲート12の出力は、ANDゲート13,14の入力に
接続され、ANDゲート13の出力は、デコーダ15の
リード用イネーブル入力に接続され、ANDゲート14
の出力は、デコーダ15のライト用イネーブル入力に接
続される。
毎にそれぞれ、CPU保持用レジスタ16〜19のデー
タ入力に接続される。セレクタ9の出力は、ANDゲー
ト13の一方の入力に接続され、ANDゲート14の一
方の入力に論理反転して接続される。セレクタ10の出
力mビットは、デコーダ15の入力に接続される。OR
ゲート12の出力は、ANDゲート13,14の入力に
接続され、ANDゲート13の出力は、デコーダ15の
リード用イネーブル入力に接続され、ANDゲート14
の出力は、デコーダ15のライト用イネーブル入力に接
続される。
【0014】デコーダ15のリード用イネーブル(RE
N)出力nビットは、ANDゲート21〜23,32の
それぞれのビットに対応した入力に接続され、またすべ
てのビットはORゲート24の入力に接続される。デコ
ーダ15のライト用イネーブル(WEN)出力nビット
は、CPU保持用レジスタ16〜19のそれぞれのビッ
トに対応したデータイネーブル入力に接続される。
N)出力nビットは、ANDゲート21〜23,32の
それぞれのビットに対応した入力に接続され、またすべ
てのビットはORゲート24の入力に接続される。デコ
ーダ15のライト用イネーブル(WEN)出力nビット
は、CPU保持用レジスタ16〜19のそれぞれのビッ
トに対応したデータイネーブル入力に接続される。
【0015】CPU保持用レジスタ16〜19のデータ
出力は、ロジック20と、それぞれのイネーブルビット
番号に対応したANDゲート21〜23,32に接続さ
れる。ANDゲート21〜23,32の出力は、ORゲ
ート25の入力に接続される。ORゲート25の出力
は、出力データラッチF/F26のデータ入力に接続さ
れる。ORゲート24の出力は、出力データラッチF/
F26のイネーブル入力に接続される。出力データラッ
チF/F26の出力は、出力端子27に接続される。
出力は、ロジック20と、それぞれのイネーブルビット
番号に対応したANDゲート21〜23,32に接続さ
れる。ANDゲート21〜23,32の出力は、ORゲ
ート25の入力に接続される。ORゲート25の出力
は、出力データラッチF/F26のデータ入力に接続さ
れる。ORゲート24の出力は、出力データラッチF/
F26のイネーブル入力に接続される。出力データラッ
チF/F26の出力は、出力端子27に接続される。
【0016】なお、図1の例においては、CPU保持用
レジスタは1からNまでのn個が存在し、この数はデコ
ーダ15の出力REN、WENの信号数nと同数であ
る。また各CPU保持用レジスタを構成するビット数は
16ビットであり、この数はCPUデータIN[15:
0]の16ビットと同数である。またCPUアドレスは
mビットで、この数はCPUアドレスADR[m−1:
0]と同数であり、デコーダ7のデコード出力としてこ
のmビットを得るために必要な入力ビット数がm′ビッ
トである。m′ビットカウンタ4はこのm′ビットによ
り構成される。またデコーダ6は、入力される6ビット
カウンタ3のビット番号[5:1]の出力データに対応
して、下記の表2に示すデコード出力16ビットを生成
しセレクタ8の“1”入力に供給する。
レジスタは1からNまでのn個が存在し、この数はデコ
ーダ15の出力REN、WENの信号数nと同数であ
る。また各CPU保持用レジスタを構成するビット数は
16ビットであり、この数はCPUデータIN[15:
0]の16ビットと同数である。またCPUアドレスは
mビットで、この数はCPUアドレスADR[m−1:
0]と同数であり、デコーダ7のデコード出力としてこ
のmビットを得るために必要な入力ビット数がm′ビッ
トである。m′ビットカウンタ4はこのm′ビットによ
り構成される。またデコーダ6は、入力される6ビット
カウンタ3のビット番号[5:1]の出力データに対応
して、下記の表2に示すデコード出力16ビットを生成
しセレクタ8の“1”入力に供給する。
【0017】
【表2】
【0018】図2は図1の動作を説明するためのタイミ
グチャートであり、図2を参照し、図1の動作を説明す
る。クロック信号入力端子1をON状態(ON状態とは
L→Hの繰り返しによるクロック発生状態)にし、リセ
ット信号入力端子2をON状態(ON状態とは、1クロ
ックで1回Lの状態)にすると、6ビットカウンタ3と
m′ビットカウンタ4の出力、CPU保持用レジスタ1
6〜19の出力をすべて“L”状態にする。テスト信号
入力端子31をON状態(ON状態とは1クロックで1
回Hの状態)にすると、セレクタ8〜10が“1”入力
を選択する。この時セレクタ10の出力は、デコーダ7
に従ってデコードされたデコード出力mビットで、通常
動作のCPUアドレスADRに相当するデータであり、
セレクタ9の出力は、6ビットカウンタ3の最下位ビッ
ト[0]ビットで、通常動作の書込・読出制御信号RW
Nに相当するデータであり、セレクタ8の出力は、デコ
ーダ6が前記表2に従ってデコードしたデコード出力
で、通常動作のCPU入力データIN[15:0]に相
当するデータである。
グチャートであり、図2を参照し、図1の動作を説明す
る。クロック信号入力端子1をON状態(ON状態とは
L→Hの繰り返しによるクロック発生状態)にし、リセ
ット信号入力端子2をON状態(ON状態とは、1クロ
ックで1回Lの状態)にすると、6ビットカウンタ3と
m′ビットカウンタ4の出力、CPU保持用レジスタ1
6〜19の出力をすべて“L”状態にする。テスト信号
入力端子31をON状態(ON状態とは1クロックで1
回Hの状態)にすると、セレクタ8〜10が“1”入力
を選択する。この時セレクタ10の出力は、デコーダ7
に従ってデコードされたデコード出力mビットで、通常
動作のCPUアドレスADRに相当するデータであり、
セレクタ9の出力は、6ビットカウンタ3の最下位ビッ
ト[0]ビットで、通常動作の書込・読出制御信号RW
Nに相当するデータであり、セレクタ8の出力は、デコ
ーダ6が前記表2に従ってデコードしたデコード出力
で、通常動作のCPU入力データIN[15:0]に相
当するデータである。
【0019】ANDゲート13は、セレクタ9の出力が
“L”であるのでOFF状態(OFF状態とは、1クロ
ックで1回Lの状態)となり、ORゲート12は、テス
ト信号入力端子31がON状態であるので、チップセレ
クト入力端子11のデータ値に関わらずON状態(ON
状態とは、1クロックで1回Hの状態)となり、AND
ゲート14はON状態(ON状態とは、1クロックで1
回Hの状態)となり、ORゲート24はテスト信号のO
N状態により、他入力に関わらずON状態(ON状態と
は、1クロックで1回Hの状態)となる。この時、デコ
ーダ15は、セレクタ10の出力に従ったライト用イネ
ーブルビットをON状態(任意の1ビットが1クロック
で1回Hの状態)とし、リード用イネーブルをOFF状
態(OFF状態とは、全ビット1クロックで1回Lの状
態)とする。
“L”であるのでOFF状態(OFF状態とは、1クロ
ックで1回Lの状態)となり、ORゲート12は、テス
ト信号入力端子31がON状態であるので、チップセレ
クト入力端子11のデータ値に関わらずON状態(ON
状態とは、1クロックで1回Hの状態)となり、AND
ゲート14はON状態(ON状態とは、1クロックで1
回Hの状態)となり、ORゲート24はテスト信号のO
N状態により、他入力に関わらずON状態(ON状態と
は、1クロックで1回Hの状態)となる。この時、デコ
ーダ15は、セレクタ10の出力に従ったライト用イネ
ーブルビットをON状態(任意の1ビットが1クロック
で1回Hの状態)とし、リード用イネーブルをOFF状
態(OFF状態とは、全ビット1クロックで1回Lの状
態)とする。
【0020】従ってANDゲート21〜23および32
は、CPU保持用レジスタ16〜19のデータ値に関わ
らずOFF状態(OFF状態とは、全ビット1クロック
で1回Lの状態)となり、ORゲート25は、OFF状
態(OFF状態とは、1クロックで1回Lの状態)とな
り、出力データラッチ用F/F26の出力をすべて
“L”状態にする(この状態がテスト前の初期設定状態
である)。
は、CPU保持用レジスタ16〜19のデータ値に関わ
らずOFF状態(OFF状態とは、全ビット1クロック
で1回Lの状態)となり、ORゲート25は、OFF状
態(OFF状態とは、1クロックで1回Lの状態)とな
り、出力データラッチ用F/F26の出力をすべて
“L”状態にする(この状態がテスト前の初期設定状態
である)。
【0021】次にリセット信号入力端子2をOFF状態
(OFF状態とは、1クロックで1回H状態)にし、2
回目のクロックを入力すると、この時点からテストが開
始され、6ビットカウンタ3とm′ビットカウンタ4は
カウンタ動作をする(カウンタ動作とは、ALL“L”
から16進数で01h,02h,03h…と1ずつ値が
増加することをいう)。この時、デコーダ6,7および
デコーダ15は、それぞれに接続されたカウンタおよび
セレクタで選択された値により、予め設定された任意の
デコード値を出力する。この例においては、デコーダ6
は表2に記載のデコード値を出力する。
(OFF状態とは、1クロックで1回H状態)にし、2
回目のクロックを入力すると、この時点からテストが開
始され、6ビットカウンタ3とm′ビットカウンタ4は
カウンタ動作をする(カウンタ動作とは、ALL“L”
から16進数で01h,02h,03h…と1ずつ値が
増加することをいう)。この時、デコーダ6,7および
デコーダ15は、それぞれに接続されたカウンタおよび
セレクタで選択された値により、予め設定された任意の
デコード値を出力する。この例においては、デコーダ6
は表2に記載のデコード値を出力する。
【0022】また、セレクタ9で選択される値は、
“1”入力の“H”であるので、ANDゲート13はO
N状態(ON状態とは、1クロック1回Hの状態)とな
り、ANDゲート14はOFF状態(OFF状態とは、
1クロック1回Lの状態)となり、デコーダ15のライ
ト用イネーブルはOFF状態(OFF状態とは、全ビッ
トが1クロックで1回Lの状態)となり、リード用イネ
ーブルはON状態(任意の1ビットが1クロックで1回
Hの状態)となり、ANDゲート21〜23,32で対
応した任意のANDゲートがON状態(ON状態とは、
CPU保持用レジスタ16〜19のデータを出力できる
状態)となり、ORゲート24はON状態(ON状態と
は、デコーダ15のリード用イネーブルがON状態)と
なり、出力データラッチF/F27にデータが出力され
る(図2のOUTの0000hを参照)。
“1”入力の“H”であるので、ANDゲート13はO
N状態(ON状態とは、1クロック1回Hの状態)とな
り、ANDゲート14はOFF状態(OFF状態とは、
1クロック1回Lの状態)となり、デコーダ15のライ
ト用イネーブルはOFF状態(OFF状態とは、全ビッ
トが1クロックで1回Lの状態)となり、リード用イネ
ーブルはON状態(任意の1ビットが1クロックで1回
Hの状態)となり、ANDゲート21〜23,32で対
応した任意のANDゲートがON状態(ON状態とは、
CPU保持用レジスタ16〜19のデータを出力できる
状態)となり、ORゲート24はON状態(ON状態と
は、デコーダ15のリード用イネーブルがON状態)と
なり、出力データラッチF/F27にデータが出力され
る(図2のOUTの0000hを参照)。
【0023】3回目のクロックが入力されると6ビット
カウンタ3の値は02hとなるが、そのビット番号
[5:1]の値は1hであるので、デコーダ6の出力は
0001hとなる(表2を参照)。また6ビットカウン
タ3のビット番号[0]の値“0”は、セレクタ9に選
択出力され、ANDゲート14の出力をON状態とし、
ANDゲート13の出力をOFF状態にすることによ
り、デコーダ15のライト用イネーブルをON状態と
し、リード用イネーブルをOFF状態とする。ここでC
PU保持レジスタに書込むデータは、デコーダ6で生成
されたデータがセレクタ8を介して供給され、どのレジ
スタに書込むかのアドレスは、デコーダ7で生成された
アドレスがセレクタ10を介しデコーダ15のライト用
イネーブル出力(CPUレジスタn個のうちの1つのみ
を書込可能となる出力)として供給される。従って3回
目のクロックではデータ0001hがCPU保持用レジ
スタ16内に保持される(図2のADR,IN,RWN
の値を参照)。
カウンタ3の値は02hとなるが、そのビット番号
[5:1]の値は1hであるので、デコーダ6の出力は
0001hとなる(表2を参照)。また6ビットカウン
タ3のビット番号[0]の値“0”は、セレクタ9に選
択出力され、ANDゲート14の出力をON状態とし、
ANDゲート13の出力をOFF状態にすることによ
り、デコーダ15のライト用イネーブルをON状態と
し、リード用イネーブルをOFF状態とする。ここでC
PU保持レジスタに書込むデータは、デコーダ6で生成
されたデータがセレクタ8を介して供給され、どのレジ
スタに書込むかのアドレスは、デコーダ7で生成された
アドレスがセレクタ10を介しデコーダ15のライト用
イネーブル出力(CPUレジスタn個のうちの1つのみ
を書込可能となる出力)として供給される。従って3回
目のクロックではデータ0001hがCPU保持用レジ
スタ16内に保持される(図2のADR,IN,RWN
の値を参照)。
【0024】4回目のクロックが入力されると、6ビッ
トカウンタ3のカウント値は03hとなり、そのビット
番号[0]の値“1”は、ANDゲート14,13の出
力をそれぞれOFF状態、ON状態とすることにより、
デコーダ15のライト用イネーブルをOFF状態にし、
リード用イネーブルをON状態にし、CPU保持用レジ
スタ16に保持されたデータが出力データラッチF/F
26に出力される(図2のOUTの0001hを参
照)。以下同様に、6ビットカウンタ3は、奇数回のク
ロックでは、ANDゲート14をON状態にし、デコー
ダ15のライト用イネーブルを生成し、デコーダ7のデ
コード値に従ったCPU保持レジスタ16〜19にデコ
ーダ6で生成されたデータを書込み保持する。また、偶
数回のクロックでは、ANDゲート13をON状態に
し、デコーダ15のリード用イネーブルを生成し、デコ
ーダ7のデコード値に従ったCPU保持レジスタ16〜
19に保持されたデータが出力データラッチF/F26
に出力される(図2のADRが“00”におけるOUT
の0002h〜FFFFhを参照)。
トカウンタ3のカウント値は03hとなり、そのビット
番号[0]の値“1”は、ANDゲート14,13の出
力をそれぞれOFF状態、ON状態とすることにより、
デコーダ15のライト用イネーブルをOFF状態にし、
リード用イネーブルをON状態にし、CPU保持用レジ
スタ16に保持されたデータが出力データラッチF/F
26に出力される(図2のOUTの0001hを参
照)。以下同様に、6ビットカウンタ3は、奇数回のク
ロックでは、ANDゲート14をON状態にし、デコー
ダ15のライト用イネーブルを生成し、デコーダ7のデ
コード値に従ったCPU保持レジスタ16〜19にデコ
ーダ6で生成されたデータを書込み保持する。また、偶
数回のクロックでは、ANDゲート13をON状態に
し、デコーダ15のリード用イネーブルを生成し、デコ
ーダ7のデコード値に従ったCPU保持レジスタ16〜
19に保持されたデータが出力データラッチF/F26
に出力される(図2のADRが“00”におけるOUT
の0002h〜FFFFhを参照)。
【0025】6ビットカウンタ3は、カウンタ値が23
h(16進表現)になると、ANDゲート5をON状態
(ON状態とは、1クロックで1回Hの状態)にし、次
のクロックで6ビットカウンタ3への入力データ“00
h”をロードさせることにより、カウンタ3の出力値を
00h(16進表現)にする。この時、m′ビットカウ
ンタ4のカウントを増加するイネーブルをON状態(O
N状態とは、カウンタ値を00h,01h,02h…と
カウントを1ずつ増加される状態)にし、デコーダ7の
デコード値は、次のデコード値となり、CPU保持用レ
ジスタ17に対してデータの書込・読出テストを行うこ
とになる。そしてCPU保持用レジスタ17に対して、
前記と同様にデコーダ15のライト用イネーブルとリー
ド用イネーブルを交互に発生して、0000h〜FFF
Fhまでデータの書込・読出テストが行われる(図2の
CPU保持用レジスタ17の範囲を参照)。
h(16進表現)になると、ANDゲート5をON状態
(ON状態とは、1クロックで1回Hの状態)にし、次
のクロックで6ビットカウンタ3への入力データ“00
h”をロードさせることにより、カウンタ3の出力値を
00h(16進表現)にする。この時、m′ビットカウ
ンタ4のカウントを増加するイネーブルをON状態(O
N状態とは、カウンタ値を00h,01h,02h…と
カウントを1ずつ増加される状態)にし、デコーダ7の
デコード値は、次のデコード値となり、CPU保持用レ
ジスタ17に対してデータの書込・読出テストを行うこ
とになる。そしてCPU保持用レジスタ17に対して、
前記と同様にデコーダ15のライト用イネーブルとリー
ド用イネーブルを交互に発生して、0000h〜FFF
Fhまでデータの書込・読出テストが行われる(図2の
CPU保持用レジスタ17の範囲を参照)。
【0026】このようにして6ビットカウンタ3のカウ
ント値の23h毎にm′ビットカウンタ4のカウンタ値
が増加し、順次CPU保持用レジスタと対応する読出デ
ータ用AND回路及びOR回路のテストが可能となる。
例えばCPU保持用レジスタ16に対するテスト時に
は、ORゲート25とANDゲート21の故障を発見す
ることができ、またCPU保持用レジスタ17に対する
テスト時にはANDゲート22の故障を発生することが
できる。
ント値の23h毎にm′ビットカウンタ4のカウンタ値
が増加し、順次CPU保持用レジスタと対応する読出デ
ータ用AND回路及びOR回路のテストが可能となる。
例えばCPU保持用レジスタ16に対するテスト時に
は、ORゲート25とANDゲート21の故障を発見す
ることができ、またCPU保持用レジスタ17に対する
テスト時にはANDゲート22の故障を発生することが
できる。
【0027】以上のように実施形態1によれば、従来の
ようにCPUレジスタに外部からテスト用データを入力
し、CPUの通常動作によってテストを行うのではな
く、テスト動作時に、CPUレジスタ自動テストパター
ン発生回路によって自動的に発生されたテストパターン
を用いて、CPUレジスタに対するライト動作およびリ
ード動作が1クロックずつで完了すると共に、この発生
するテストパターンは、テストに最低限必要な、各1ビ
ットのみをHにするパターンと、ALL“H”及びAL
L“L”とするパターンとを発生することにより効率的
なテストができる。
ようにCPUレジスタに外部からテスト用データを入力
し、CPUの通常動作によってテストを行うのではな
く、テスト動作時に、CPUレジスタ自動テストパター
ン発生回路によって自動的に発生されたテストパターン
を用いて、CPUレジスタに対するライト動作およびリ
ード動作が1クロックずつで完了すると共に、この発生
するテストパターンは、テストに最低限必要な、各1ビ
ットのみをHにするパターンと、ALL“H”及びAL
L“L”とするパターンとを発生することにより効率的
なテストができる。
【0028】実施形態2.図3は本発明の実施形態2に
係るCPUレジスタ自動テストパターン発生回路を示す
図である。図3において、テスト信号入力端子51は5
ビットカウンタ54と2ビットカウンタ55のイネーブ
ル入力およびANDゲート57とORゲート72,85
の入力の1つに接続され、またセレクタ68〜70のセ
レクト入力に接続される。
係るCPUレジスタ自動テストパターン発生回路を示す
図である。図3において、テスト信号入力端子51は5
ビットカウンタ54と2ビットカウンタ55のイネーブ
ル入力およびANDゲート57とORゲート72,85
の入力の1つに接続され、またセレクタ68〜70のセ
レクト入力に接続される。
【0029】リセット信号入力端子52は、5ビットカ
ウンタ54と2ビットカウンタ55とm′ビットカウン
タ56のリセット入力およびCPU保持用レジスタ76
〜79のリセット入力に接続される。クロック信号入力
端子53は、5ビットカウンタ54と2ビットカウンタ
55とm′ビットカウンタ56のクロック入力およびC
PU保持用レジスタ76〜79のクロック入力に接続さ
れる。
ウンタ54と2ビットカウンタ55とm′ビットカウン
タ56のリセット入力およびCPU保持用レジスタ76
〜79のリセット入力に接続される。クロック信号入力
端子53は、5ビットカウンタ54と2ビットカウンタ
55とm′ビットカウンタ56のクロック入力およびC
PU保持用レジスタ76〜79のクロック入力に接続さ
れる。
【0030】5ビットカウンタ54の出力はANDゲー
ト58に接続され、その出力の[4:1]ビットはデコ
ーダ59に接続され、その出力の[0]ビットは、セレ
クタ65の“1”入力に接続される。2ビットカウンタ
55の出力[1:0]はANDゲート60の入力に接続
され、カウンタ55の出力の[1]ビットは、セレクタ
64の“0”入力に接続され、その出力の[0]ビット
は、セレクタ65の“0”入力に接続される。ANDゲ
ート58の出力は、セレクタ63の“1”入力と5ビッ
トカウンタ54のロード入力に接続され、ANDゲート
60の出力は、セレクタ63の“0”入力と2ビットカ
ウンタ55のロード入力に接続される。m′ビットカウ
ンタ56の出力m′ビットは、ANDゲート61の入力
に論理反転して接続され、またデコーダ62の入力に接
続される。ANDゲート61の出力は、セレクタ63〜
65の選択入力に接続される。
ト58に接続され、その出力の[4:1]ビットはデコ
ーダ59に接続され、その出力の[0]ビットは、セレ
クタ65の“1”入力に接続される。2ビットカウンタ
55の出力[1:0]はANDゲート60の入力に接続
され、カウンタ55の出力の[1]ビットは、セレクタ
64の“0”入力に接続され、その出力の[0]ビット
は、セレクタ65の“0”入力に接続される。ANDゲ
ート58の出力は、セレクタ63の“1”入力と5ビッ
トカウンタ54のロード入力に接続され、ANDゲート
60の出力は、セレクタ63の“0”入力と2ビットカ
ウンタ55のロード入力に接続される。m′ビットカウ
ンタ56の出力m′ビットは、ANDゲート61の入力
に論理反転して接続され、またデコーダ62の入力に接
続される。ANDゲート61の出力は、セレクタ63〜
65の選択入力に接続される。
【0031】セレクタ63の出力は、ANDゲート57
の入力に接続され、ANDゲート57の出力は、m′ビ
ットカウンタ56のイネーブル入力に接続される。実施
形態1の場合と同様に、セレクタ64の出力は、通常動
作とテスト動作を選択するセレクタ68の“1”入力に
接続され、セレクタ65の出力は、セレクタ69の
“1”入力に接続され、デコーダ62の出力は、セレク
タ70の“1”入力に接続され、チップセレクト信号入
力端子89は、ORゲート72の入力の一方に接続さ
れ、ORゲート72の出力は、ANDゲート73,74
の入力の一方にそれぞれに接続される。
の入力に接続され、ANDゲート57の出力は、m′ビ
ットカウンタ56のイネーブル入力に接続される。実施
形態1の場合と同様に、セレクタ64の出力は、通常動
作とテスト動作を選択するセレクタ68の“1”入力に
接続され、セレクタ65の出力は、セレクタ69の
“1”入力に接続され、デコーダ62の出力は、セレク
タ70の“1”入力に接続され、チップセレクト信号入
力端子89は、ORゲート72の入力の一方に接続さ
れ、ORゲート72の出力は、ANDゲート73,74
の入力の一方にそれぞれに接続される。
【0032】CPUデータ入力端子66はセレクタ68
の“0”入力に接続され、CPUリード・ライト入力端
子67はセレクタ69の“0”入力に接続され、CPU
アドレス入力端子71はセレクタ70の“0”入力にそ
れぞれ接続される。セレクタ68の出力は、CPU保持
用レジスタ76〜79のデータ入力に接続され、セレク
タ69の出力は、ANDゲート73の一方の入力に接続
され、またANDゲート74の一方の入力に論理反転し
て入力される。セレクタ70の出力は、デコーダ75の
入力に接続される。ANDゲート73の出力は、デコー
ダ75のリード用イネーブル入力に接続され、ANDゲ
ート74の出力は、デコーダ75のライト用イネーブル
入力に接続される。
の“0”入力に接続され、CPUリード・ライト入力端
子67はセレクタ69の“0”入力に接続され、CPU
アドレス入力端子71はセレクタ70の“0”入力にそ
れぞれ接続される。セレクタ68の出力は、CPU保持
用レジスタ76〜79のデータ入力に接続され、セレク
タ69の出力は、ANDゲート73の一方の入力に接続
され、またANDゲート74の一方の入力に論理反転し
て入力される。セレクタ70の出力は、デコーダ75の
入力に接続される。ANDゲート73の出力は、デコー
ダ75のリード用イネーブル入力に接続され、ANDゲ
ート74の出力は、デコーダ75のライト用イネーブル
入力に接続される。
【0033】デコーダ75のライト用イネーブル出力
は、CPU保持用レジスタ76〜79のそれぞれのビッ
トに対応したデータイネーブルに接続され、リード用イ
ネーブルはANDゲート81〜84のそれぞれのビット
に対応した入力に接続され、またすべてのビットはOR
ゲート85に接続される。CPU保持用レジスタ76〜
79の出力はANDゲート81〜84の入力にそれぞれ
接続され、ANDゲート81〜84の出力は、ORゲー
ト86の入力に接続される。ORゲート86の出力は出
力データラッチF/F87の入力に接続される。ORゲ
ート85の出力は、出力データラッチF/F87のデー
タイネーブル入力に接続され、出力データラッチF/F
87の出力は出力端子88に接続される。
は、CPU保持用レジスタ76〜79のそれぞれのビッ
トに対応したデータイネーブルに接続され、リード用イ
ネーブルはANDゲート81〜84のそれぞれのビット
に対応した入力に接続され、またすべてのビットはOR
ゲート85に接続される。CPU保持用レジスタ76〜
79の出力はANDゲート81〜84の入力にそれぞれ
接続され、ANDゲート81〜84の出力は、ORゲー
ト86の入力に接続される。ORゲート86の出力は出
力データラッチF/F87の入力に接続される。ORゲ
ート85の出力は、出力データラッチF/F87のデー
タイネーブル入力に接続され、出力データラッチF/F
87の出力は出力端子88に接続される。
【0034】なお、図3の例においても、CPU保持用
レジスタは1からNまでのn個が存在し、この数はデコ
ーダ75の出力REN,WENの信号数nと同数であ
る。また各CPU保持用レジスタを構成するビット数は
16ビットであり、この数はCPUデータIN[15:
0]の16ビットと同数である。またCPUアドレスは
mビットで、この数はCPUアドレスADR[m−1:
0]と同数であり、デコーダ62のデコード出力として
のこのmビットを得るために必要な入力ビッ数がm′ビ
ットである。m′ビットカウンタ56はこのm′ビット
により構成される。また図3のデコーダ59は、入力さ
れる計数値に対応して、表2の最上段と最下段を除く0
001h〜8000hまでのデータ(即ち16ビットの
うち1つのビットのみが“1”で、その他のビットはす
べて“0”であるデータ)をデコードして出力する。
レジスタは1からNまでのn個が存在し、この数はデコ
ーダ75の出力REN,WENの信号数nと同数であ
る。また各CPU保持用レジスタを構成するビット数は
16ビットであり、この数はCPUデータIN[15:
0]の16ビットと同数である。またCPUアドレスは
mビットで、この数はCPUアドレスADR[m−1:
0]と同数であり、デコーダ62のデコード出力として
のこのmビットを得るために必要な入力ビッ数がm′ビ
ットである。m′ビットカウンタ56はこのm′ビット
により構成される。また図3のデコーダ59は、入力さ
れる計数値に対応して、表2の最上段と最下段を除く0
001h〜8000hまでのデータ(即ち16ビットの
うち1つのビットのみが“1”で、その他のビットはす
べて“0”であるデータ)をデコードして出力する。
【0035】図4は図3の動作を説明するためのタイム
チャートであり、図4を参照し、図3の動作を説明す
る。クロック信号入力端子53をON状態(ON状態と
はL→Hの繰り返しによるクロック発生状態)にし、リ
セット信号入力端子52をON状態(ON状態とは、1
クロックで1回Lの状態)にすると、5ビットカウンタ
54と2ビットカウンタ55とm′ビットカウンタ56
の出力、CPU保持用レジスタ76〜79の出力をすべ
て“L”状態にする。この時、m′ビットカウンタ56
の出力の値の“00h”によりANDゲート61の出力
はON状態(ON状態とは、1クロックで1回Hの状
態)となり、セレクタ63〜65は“1”入力を選択す
る。また、ANDゲート58の出力は、OFF状態(O
FF状態とは、1クロックで1回Lの状態)となり、同
様にANDゲート60の出力は、OFF状態(OFF状
態とは、1クロックで1回Lの状態)となる。
チャートであり、図4を参照し、図3の動作を説明す
る。クロック信号入力端子53をON状態(ON状態と
はL→Hの繰り返しによるクロック発生状態)にし、リ
セット信号入力端子52をON状態(ON状態とは、1
クロックで1回Lの状態)にすると、5ビットカウンタ
54と2ビットカウンタ55とm′ビットカウンタ56
の出力、CPU保持用レジスタ76〜79の出力をすべ
て“L”状態にする。この時、m′ビットカウンタ56
の出力の値の“00h”によりANDゲート61の出力
はON状態(ON状態とは、1クロックで1回Hの状
態)となり、セレクタ63〜65は“1”入力を選択す
る。また、ANDゲート58の出力は、OFF状態(O
FF状態とは、1クロックで1回Lの状態)となり、同
様にANDゲート60の出力は、OFF状態(OFF状
態とは、1クロックで1回Lの状態)となる。
【0036】テスト信号入力端子51をON状態(ON
状態とは、1クロックで1回Hの状態)にすると、実施
形態1の場合と同様にセレクタ68〜70の選択を
“1”入力にし、ORゲート72の出力を、チップセレ
クト信号入力端子89のデータ値に関わらずON状態
(ON状態とは、1クロックで1回Hの状態)にし、O
Rゲート85の出力をON状態(ON状態とは、1クロ
ックで1回Hの状態)にし、出力データラッチF/F8
7のデータイネーブルをON状態(ON状態とは、OR
ゲート86の出力を外部出力端子88に出力する状態)
にする(この状態がテスト前の初期設定状態である)。
状態とは、1クロックで1回Hの状態)にすると、実施
形態1の場合と同様にセレクタ68〜70の選択を
“1”入力にし、ORゲート72の出力を、チップセレ
クト信号入力端子89のデータ値に関わらずON状態
(ON状態とは、1クロックで1回Hの状態)にし、O
Rゲート85の出力をON状態(ON状態とは、1クロ
ックで1回Hの状態)にし、出力データラッチF/F8
7のデータイネーブルをON状態(ON状態とは、OR
ゲート86の出力を外部出力端子88に出力する状態)
にする(この状態がテスト前の初期設定状態である)。
【0037】次にリセット信号入力端子52をOFF状
態(OFF状態とは、1クロックで1回Hの状態)に
し、クロックを1回入力すると、この時点からテストは
開始され、5ビットカウンタ54の出力を01h(16
進表現)にし、この時のカウンタ54の[4:1]ビッ
トの値“0”が入力されるデコーダ59の出力は、00
01h(16進表現)となり、この0001hがセレク
タ64,68の出力となる。またこの時の5ビットカウ
ンタ54の[0]ビット(値は“1”)が入力されるセ
レクタ65,69の出力は、H状態となり、ANDゲー
ト73の出力をON状態(ON状態とは、1クロックで
1回Hの状態)にし、デコーダ62に従ったデータに対
応したリード用イネーブルをON状態(ON状態とは、
1クロックで1回Hの状態)にし、ANDゲート81〜
84に対応したゲートをON状態(ON状態とは、CP
U保持用レジスタ76〜79のうちの指定された1つの
CPU保持用レジスタの出力がORゲート86に出力さ
れる状態)にする(図4のOUTの0001hを参
照)。
態(OFF状態とは、1クロックで1回Hの状態)に
し、クロックを1回入力すると、この時点からテストは
開始され、5ビットカウンタ54の出力を01h(16
進表現)にし、この時のカウンタ54の[4:1]ビッ
トの値“0”が入力されるデコーダ59の出力は、00
01h(16進表現)となり、この0001hがセレク
タ64,68の出力となる。またこの時の5ビットカウ
ンタ54の[0]ビット(値は“1”)が入力されるセ
レクタ65,69の出力は、H状態となり、ANDゲー
ト73の出力をON状態(ON状態とは、1クロックで
1回Hの状態)にし、デコーダ62に従ったデータに対
応したリード用イネーブルをON状態(ON状態とは、
1クロックで1回Hの状態)にし、ANDゲート81〜
84に対応したゲートをON状態(ON状態とは、CP
U保持用レジスタ76〜79のうちの指定された1つの
CPU保持用レジスタの出力がORゲート86に出力さ
れる状態)にする(図4のOUTの0001hを参
照)。
【0038】2回目以降のクロックを入力すると、クロ
ックの入力回数が31回までは、実施形態1の場合と同
様に5ビットカウンタ54に従ってデコーダ59でデコ
ードされたデータ0001h〜8000hが、デコーダ
62の出力するアドレスデータによって選択されている
CPU保持用レジスタ76〜79(この場合レジスタ7
6)に対して、偶数回目のクロックで書込まれ保持さ
れ、奇数回目のクロックで読出されて出力データラッチ
F/F87から出力端子88へ出力される(図4CPU
保持用レジスタ76の範囲を参照)。
ックの入力回数が31回までは、実施形態1の場合と同
様に5ビットカウンタ54に従ってデコーダ59でデコ
ードされたデータ0001h〜8000hが、デコーダ
62の出力するアドレスデータによって選択されている
CPU保持用レジスタ76〜79(この場合レジスタ7
6)に対して、偶数回目のクロックで書込まれ保持さ
れ、奇数回目のクロックで読出されて出力データラッチ
F/F87から出力端子88へ出力される(図4CPU
保持用レジスタ76の範囲を参照)。
【0039】32回目のクロックが入力されると、5ビ
ットカウンタ54から出力されるANDゲート58の入
力が1Fhとなるため、その出力がON状態(ON状態
とは、1クロックで1回Hの状態)となり、5ビットカ
ウンタ54のロード入力がON状態(ON状態とは、次
のクロック入力でロードデータ00h(16進表現)と
なる状態)となる。またこの時、セレクタ63は“1”
入力が選択されているので、その出力はON状態(ON
状態とは、1クロックで1回Hの状態)となり、AND
ゲート57をON状態(ON状態とは、1クロックで1
回Hの状態)にする。また、2ビットカウンタ55の出
力は、0h(16進表現)となっている。
ットカウンタ54から出力されるANDゲート58の入
力が1Fhとなるため、その出力がON状態(ON状態
とは、1クロックで1回Hの状態)となり、5ビットカ
ウンタ54のロード入力がON状態(ON状態とは、次
のクロック入力でロードデータ00h(16進表現)と
なる状態)となる。またこの時、セレクタ63は“1”
入力が選択されているので、その出力はON状態(ON
状態とは、1クロックで1回Hの状態)となり、AND
ゲート57をON状態(ON状態とは、1クロックで1
回Hの状態)にする。また、2ビットカウンタ55の出
力は、0h(16進表現)となっている。
【0040】次のクロックが入力されると、m′ビット
カウンタ56の出力はON状態(ON状態とは、カウン
タの出力が00h,01h,02hと1ずつ増加する状
態)となり、ANDゲート61は、OFF状態(OFF
状態とは、1クロックで1回Lの状態)となり、セレク
タ63〜65の選択を“0”入力に選択にする。また、
2ビットカウンタ55の出力は、00h(16進表現)
となり、5ビットカウンタ54の出力は00h(16進
表現)となり、ANDゲート58の出力はOFF状態
(OFF状態とは、1クロックで1回Lの状態)とな
る。そして、これまで5ビットカウンタ54の出力で動
作していたテストが2ビットカウンタ55の出力に移行
する。また、デコーダ62の出力は移行した後、同一の
デコード値となるようにしている。
カウンタ56の出力はON状態(ON状態とは、カウン
タの出力が00h,01h,02hと1ずつ増加する状
態)となり、ANDゲート61は、OFF状態(OFF
状態とは、1クロックで1回Lの状態)となり、セレク
タ63〜65の選択を“0”入力に選択にする。また、
2ビットカウンタ55の出力は、00h(16進表現)
となり、5ビットカウンタ54の出力は00h(16進
表現)となり、ANDゲート58の出力はOFF状態
(OFF状態とは、1クロックで1回Lの状態)とな
る。そして、これまで5ビットカウンタ54の出力で動
作していたテストが2ビットカウンタ55の出力に移行
する。また、デコーダ62の出力は移行した後、同一の
デコード値となるようにしている。
【0041】2ビットカウンタ55の出力値から、セレ
クタ64,68の出力は、0000h(ALL“L”)
となり、セレクタ65,69の出力は、OFF状態(O
FF状態とは、1クロックで1回Lの状態)となり、A
NDゲート74はON状態、デコーダ75のリード用イ
ネーブルはOFF状態(OFF状態とは、1クロックで
1回すべてLの状態)、ライト用イネーブルはON状態
(ON状態とは、デコーダ62でデコードされた任意の
1ビットをH、他のビットをすべてLにした状態)とな
り、このライト用イネーブルのON出力により指定され
たCPU保持用レジスタ76〜79に、セレクタ68で
選択されたデータを書込み保持する。
クタ64,68の出力は、0000h(ALL“L”)
となり、セレクタ65,69の出力は、OFF状態(O
FF状態とは、1クロックで1回Lの状態)となり、A
NDゲート74はON状態、デコーダ75のリード用イ
ネーブルはOFF状態(OFF状態とは、1クロックで
1回すべてLの状態)、ライト用イネーブルはON状態
(ON状態とは、デコーダ62でデコードされた任意の
1ビットをH、他のビットをすべてLにした状態)とな
り、このライト用イネーブルのON出力により指定され
たCPU保持用レジスタ76〜79に、セレクタ68で
選択されたデータを書込み保持する。
【0042】次のクロック入力で、2ビットカウンタ5
5は、01h(16進表現)となり、セレクタ65,6
9の出力とADNゲート73の出力をON状態(ON状
態とは、1クロックで1回Hの状態)にし、ANDゲー
ト74の出力をOFF状態(OFF状態とは、1クロッ
クで1回Hの状態)にし、デコーダ75のリード用イネ
ーブルをデコーダ62のデコード値に従い1ビットON
状態(ON状態とは、1クロックで1回、1ビットを
H、他のビットをLにした状態)とする。すると、前の
クロック入力によりCPU保持用レジスタ76〜79の
うちの1つのレジスタ内に保持されたデータがANDゲ
ート81〜84により選択されたゲートからORゲート
86、出力データラッチF/F87、出力端子88に出
力される。(図4のCPU保持用レジスタ77の範囲に
おけるOUTの0000hを参照)。
5は、01h(16進表現)となり、セレクタ65,6
9の出力とADNゲート73の出力をON状態(ON状
態とは、1クロックで1回Hの状態)にし、ANDゲー
ト74の出力をOFF状態(OFF状態とは、1クロッ
クで1回Hの状態)にし、デコーダ75のリード用イネ
ーブルをデコーダ62のデコード値に従い1ビットON
状態(ON状態とは、1クロックで1回、1ビットを
H、他のビットをLにした状態)とする。すると、前の
クロック入力によりCPU保持用レジスタ76〜79の
うちの1つのレジスタ内に保持されたデータがANDゲ
ート81〜84により選択されたゲートからORゲート
86、出力データラッチF/F87、出力端子88に出
力される。(図4のCPU保持用レジスタ77の範囲に
おけるOUTの0000hを参照)。
【0043】次のクロックの入力により、2ビットカウ
ンタ55のビット[1]の値の“1”によって、セレク
タ64,65の出力は、FFFFh(ALL“H”)と
なり、このFFFFhデータについての書込みが行われ
る。そして次のクロックの入力によりこのFFFFhデ
ータの読出しが行われる(図2のCPU保持用レジスタ
77の範囲におけるOUTのFFFFhを参照)。以後
クロックの順次入力によりm′ビットカウンタ56の計
数が進み、#3〜#NCPU保持用レジスタが順番に指
定され、この指定された各CPU保持用レジスタに対し
て、0000hとFFFFhの2パターンのデータによ
り書込・読出しテストが行われる。そして#NCPU保
持用レジスタ79についてのFFFFhのデータ読出し
終了によって一連のテストは完了する。
ンタ55のビット[1]の値の“1”によって、セレク
タ64,65の出力は、FFFFh(ALL“H”)と
なり、このFFFFhデータについての書込みが行われ
る。そして次のクロックの入力によりこのFFFFhデ
ータの読出しが行われる(図2のCPU保持用レジスタ
77の範囲におけるOUTのFFFFhを参照)。以後
クロックの順次入力によりm′ビットカウンタ56の計
数が進み、#3〜#NCPU保持用レジスタが順番に指
定され、この指定された各CPU保持用レジスタに対し
て、0000hとFFFFhの2パターンのデータによ
り書込・読出しテストが行われる。そして#NCPU保
持用レジスタ79についてのFFFFhのデータ読出し
終了によって一連のテストは完了する。
【0044】以上のように実施形態2によれば、ある1
つのCPU保持用レジスタのデータには、1ビットずつ
Hにするパターンを発生し、その他のCPU保持用レジ
スタのデータには、0000hとFFFFhの2パター
ンだけ発生することにより、テストに発生するデータの
パターン数を最小限にするという効果が得られる。
つのCPU保持用レジスタのデータには、1ビットずつ
Hにするパターンを発生し、その他のCPU保持用レジ
スタのデータには、0000hとFFFFhの2パター
ンだけ発生することにより、テストに発生するデータの
パターン数を最小限にするという効果が得られる。
【0045】
【発明の効果】以上のように本発明によれば、CPUレ
ジスタに対して、通常動作の入力データの代りに、内部
で発生したテスト入力パターンを順次入力してデータの
書込及び読出動作を行い、正しい入力テストパターンが
出力されるか否かを試験するためのCPUレジスタ自動
テストパターン発生回路において、前記通常動作からテ
スト動作に切換えるテスト信号を入力する1つのテスト
信号入力端子と、前記テスト信号入力端子からテスト信
号の入力時に、前記テスト入力パターン及びこのパター
ンデータの書込又は読出制御を指示する計数データを順
次発生するパターン発生用計数手段と、前記パターン発
生用計数手段の発生する計数データをデコードして指定
されたテスト入力パターンを生成するテスト入力パター
ン生成手段と、複数のCPUレジスタのうちのいずれか
1つを指定する計数データを順次発生するCPUレジス
タ指定用計数手段と、前記CPUレジスタ指定用計数手
段の発生する計数データをデコードして指定されたCP
Uレジスタのアドレスを生成するレジスタアドレス生成
手段と、前記テスト信号入力端子から入力されるテスト
信号によって、通常動作時におけるCPUレジスタのア
ドレス、データの書込又は読出制御信号及びCPUレジ
スタへの入力データの代りに、前記レジスタアドレス生
成手段により生成されたCPUレジスタのアドレス、パ
ターン発生用計数手段により指示されたデータの書込又
は読出制御信号及びテスト入力パターン生成手段により
生成されたCPUレジスタへの入力データを選択出力す
る選択手段とを備えるようにしたので、従来のように外
部からCPUレジスタにテスト用データを入力してCP
Uの通常動作によってテストを行う必要がなくなると共
に、テスト入力パターンの数を最小限に抑えたテスト入
力パターンを生成することにより効率的な自動テストが
可能となる。
ジスタに対して、通常動作の入力データの代りに、内部
で発生したテスト入力パターンを順次入力してデータの
書込及び読出動作を行い、正しい入力テストパターンが
出力されるか否かを試験するためのCPUレジスタ自動
テストパターン発生回路において、前記通常動作からテ
スト動作に切換えるテスト信号を入力する1つのテスト
信号入力端子と、前記テスト信号入力端子からテスト信
号の入力時に、前記テスト入力パターン及びこのパター
ンデータの書込又は読出制御を指示する計数データを順
次発生するパターン発生用計数手段と、前記パターン発
生用計数手段の発生する計数データをデコードして指定
されたテスト入力パターンを生成するテスト入力パター
ン生成手段と、複数のCPUレジスタのうちのいずれか
1つを指定する計数データを順次発生するCPUレジス
タ指定用計数手段と、前記CPUレジスタ指定用計数手
段の発生する計数データをデコードして指定されたCP
Uレジスタのアドレスを生成するレジスタアドレス生成
手段と、前記テスト信号入力端子から入力されるテスト
信号によって、通常動作時におけるCPUレジスタのア
ドレス、データの書込又は読出制御信号及びCPUレジ
スタへの入力データの代りに、前記レジスタアドレス生
成手段により生成されたCPUレジスタのアドレス、パ
ターン発生用計数手段により指示されたデータの書込又
は読出制御信号及びテスト入力パターン生成手段により
生成されたCPUレジスタへの入力データを選択出力す
る選択手段とを備えるようにしたので、従来のように外
部からCPUレジスタにテスト用データを入力してCP
Uの通常動作によってテストを行う必要がなくなると共
に、テスト入力パターンの数を最小限に抑えたテスト入
力パターンを生成することにより効率的な自動テストが
可能となる。
【図1】本発明の実施形態1に係るCPUレジスタ自動
テストパターン発生回路を示す図である。
テストパターン発生回路を示す図である。
【図2】図1の動作を説明するためのタイミングチャー
トである。
トである。
【図3】本発明の実施形態2に係るCPUレジスタ自動
テストパターン発生回路を示す図である。
テストパターン発生回路を示す図である。
【図4】図3の動作を説明するためのタイミングチャー
トである。
トである。
【図5】従来のCPUレジスタとそのデータ書込・読出
回路の構成例を示す図である。
回路の構成例を示す図である。
【図6】図5の動作を説明するためのタイミングチャー
トである。
トである。
1,53 クロック信号入力端子 2,52 リセット信号入力端子 3 6ビットカウンタ 4 m′ビットカウンタ 5,13,14,21〜23,57,58,60,6
1,73,74,81〜84 ANDゲート 6,7,15,59,62,75 デコーダ 8〜10,63〜67,70 セレクタ 12,24,25,72,85,86 ORゲート 16〜19,76〜79 CPU保持レジスタ1〜N 20,80 ロジック 26,87 データラッチF/F 27,88 出力端子(OUT)
1,73,74,81〜84 ANDゲート 6,7,15,59,62,75 デコーダ 8〜10,63〜67,70 セレクタ 12,24,25,72,85,86 ORゲート 16〜19,76〜79 CPU保持レジスタ1〜N 20,80 ロジック 26,87 データラッチF/F 27,88 出力端子(OUT)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 直樹 東京都港区虎ノ門1丁目7番12号 沖電気 工業株式会社内
Claims (4)
- 【請求項1】 CPUレジスタに対して、通常動作の入
力データの代りに、内部で発生したテスト入力パターン
を順次入力してデータの書込及び読出動作を行い、正し
い入力テストパターンが出力されるか否かを試験するた
めのCPUレジスタ自動テストパターン発生回路におい
て、 前記通常動作からテスト動作に切換えるテスト信号を入
力する1つのテスト信号入力端子と、 前記テスト信号入力端子からテスト信号の入力時に、前
記テスト入力パターン及びこのパターンデータの書込又
は読出制御を指示する計数データを順次発生するパター
ン発生用計数手段と、 前記パターン発生用計数手段の発生する計数データをデ
コードして指定されたテスト入力パターンを生成するテ
スト入力パターン生成手段と、 複数のCPUレジスタのうちのいずれか1つを指定する
計数データを順次発生するCPUレジスタ指定用計数手
段と、 前記CPUレジスタ指定用計数手段の発生する計数デー
タをデコードして指定されたCPUレジスタのアドレス
を生成するレジスタアドレス生成手段と、 前記テスト信号入力端子から入力されるテスト信号によ
って、通常動作時におけるCPUレジスタのアドレス、
データの書込又は読出制御信号及びCPUレジスタへの
入力データの代りに、前記レジスタアドレス生成手段に
より生成されたCPUレジスタのアドレス、パターン発
生用計数手段により指示されたデータの書込又は読出制
御信号及びテスト入力パターン生成手段により生成され
たCPUレジスタへの入力データを選択出力する選択手
段とを備えたことを特徴とするCPUレジスタ自動テス
トパターン発生回路。 - 【請求項2】 前記テスト入力パターン生成手段は、前
記CPUレジスタを構成するビット数のうち、1つのビ
ットのみがH状態で、その他のビットがすべてL状態で
あるすべてのテスト入力パターンと、CPUレジスタを
構成するすべてのビットがL状態及びH状態であるテス
ト入力パターンとを生成することを特徴とする請求項1
記載のCPUレジスタ自動テストパターン発生回路。 - 【請求項3】 CPUレジスタに対して、通常動作の入
力データの代りに、内部で発生したテスト入力パターン
を順次入力してデータの書込及び読出動作を行い、正し
い入力テストパターンが出力されるか否かを試験するた
めのCPUレジスタ自動テストパターン発生回路におい
て、 前記通常動作からテスト動作に切換えるテスト信号を入
力する1つのテスト信号入力端子と、 前記テスト信号入力端子からテスト信号の入力時に、第
1のテスト入力パターン及びこの第1のテスト入力パタ
ーンデータの書込又は読込制御を順次指示する計数デー
タを発生する第1のパターン発生用計数手段と、 前記第1のパターン発生用計数手段の発生する計数デー
タをデコードして指定された第1のテスト入力パターン
を生成する第1のテスト入力パターン生成手段と、 前記第1のパターン発生用計数手段の計数データの一巡
後に、第2のテスト入力パターン及びこの第2のテスト
入力パターンデータの書込又は読出制御を順次指示する
計数データを繰返し発生する第2のパターン発生用計数
手段と、 前記第2のパターン発生用計数手段の繰返し発生する計
数データをデコードして指定された第2のテスト入力パ
ターンを繰返し生成する第2のテスト入力パターン生成
手段と、 複数のCPUレジスタのうち、前記第1のテスト入力パ
ターンの生成期間中にいずれか1つのCPUレジスタを
指定し、前記第2のテスト入力パターンの繰返し生成期
間中に残りのすべてのCPUレジスタを順次指定する計
数データを発生するCPUレジスタ指定用計数手段と、 前記CPUレジスタ指定用計数手段の発生する計数デー
タをデコードして指定されたCPUレジスタのアドレス
を生成するレジスタアドレス生成手段と、 前記テスト信号入力端子から入力されるテスト信号によ
って、通常動作時におけるCPUレジスタのアドレス、
データの書込又は読出制御信号及びCPUレジスタへの
入力データの代りに、前記レジスタアドレス生成手段に
より生成されたCPUレジスタのアドレス、並びに前記
第2のテスト入力パターンの生成以前は第1のパターン
発生用計数手段により指示されたデータの書込又は読出
制御信号及び第1のテスト入力パターン生成手段により
生成されたCPUレジスタへの入力データを、前記第2
のテスト入力パターンの生成以後は第2のパターン発生
用計数手段により指示されたデータの書込又は読出制御
信号及び第2のテスト入力パターン生成手段により生成
されたCPUレジスタへの入力データをそれぞれ選択出
力する選択手段とを備えたことを特徴とするCPUレジ
スタ自動テストパターン発生回路。 - 【請求項4】 前記第1のテスト入力パターン生成手段
は、前記CPUレジスタを構成するビット数のうち、1
つのビットのみがH状態で、その他のビットがすべてL
状態であるすべてのテスト入力パターンを生成し、 前記第2のテスト入力パターン生成手段は、前記CPU
レジスタを構成するすべてのビットがL状態とH状態で
あるテスト入力パターンを生成することを特徴とする請
求項3記載のCPUレジスタ自動テストパターン発生回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8329530A JPH10171679A (ja) | 1996-12-10 | 1996-12-10 | Cpuレジスタ自動テストパターン発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8329530A JPH10171679A (ja) | 1996-12-10 | 1996-12-10 | Cpuレジスタ自動テストパターン発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10171679A true JPH10171679A (ja) | 1998-06-26 |
Family
ID=18222404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8329530A Pending JPH10171679A (ja) | 1996-12-10 | 1996-12-10 | Cpuレジスタ自動テストパターン発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10171679A (ja) |
-
1996
- 1996-12-10 JP JP8329530A patent/JPH10171679A/ja active Pending
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