JPH10171679A - Ｃｐｕレジスタ自動テストパターン発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のように外部からＣＰＵレジスタにテス
ト用データを入力してＣＰＵの通常動作によってテスト
を行う必要がないＣＰＵレジスタ自動テストパターン発
生回路。 【解決手段】 テスト信号を入力するテスト信号入力端
子３１と、テスト信号入力時にテスト入力パターン及び
書込／読出を指示する計数データを発生するカウンタ３
と、このカウンタ３の出力によりテスト入力パターンを
生成するデコーダ６と、ＣＰＵレジスタアドレスを指定
する計数データを発生するカウンタ４と、このカウンタ
４の出力によりＣＰＵレジスタアドレスを生成するデコ
ーダ７と、テスト信号入力時に、通常動作時の信号の代
りに、デコーダ６の出力、カウンタ３の書込／読出指示
データ、デコーダ７の出力をそれぞれ選択出力するセレ
クタ８，９，１０とを備えたもの。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵレジスタの
自動テストパターン発生回路に関するものである。

【０００２】

【従来の技術】図５は従来のＣＰＵレジスタとそのデー
タ書込・読出回路の構成例を示す図であり、図６は図５
の動作を説明するためのタイミングチャートである。図
５において、１０１はデコーダ、１０２，１０３，１０
５〜１０８はＡＮＤゲート、１０４はロジック、１０
９，１１０はＯＲゲート、１１１は出力データラッチ・
フリップフロップ（以下Ｆ／Ｆと記す）であり、ＣＰＵ
保持用レジスタは１からＮまでｎ個あるとする。従来、
ＣＰＵ保持用レジスタは、図５のように、外部から直接
データの入力及び制御端子を備えているので、特にテス
ト回路は設けずに、通常動作によるデータの書込・読出
によってＣＰＵ保持用レジスタの動作が正常であるか否
かのテストを行っていた。

【０００３】図５において、チップセレクト信号（ＣＳ
Ｎ）は、ＡＮＤゲート１０２，１０３に入力され、リー
ド・ライト信号（ＲＷＮ）は、ＡＮＤゲート１０２には
直接入力され、ＡＮＤゲート１０３には論理反転されて
入力される。ＡＮＤゲート１０２の出力とＡＮＤゲート
１０３の出力は、それぞれデコーダ１０１のリード用イ
ネーブル入力とライト用イネーブル入力に供給される。
ＣＰＵレジスタのアドレスＡＤＲ［ｍ−１：０］（ビッ
ト番号０からｍ−１までｍビットの意）がデコーダ１０
１に入力され、デコーダ１０１のリード用イネーブル出
力ｎビットは、ＡＮＤゲート１０５〜１０８のそれぞれ
のビットに対応した入力とＯＲゲート１０９の入力に供
給される。またデコーダ１０１のライト用イネーブル出
力ｎビットはＣＰＵ保持用レジスタ１〜Ｎのそれぞれの
ビットに対応した入力に供給される。

【０００４】そしてＣＰＵレジスタへのデータ入力ＩＮ
［１５：０］がそれぞれＣＰＵ保持用レジスタ１〜Ｎに
入力され、ＣＰＵ保持用レジスタ１〜Ｎの出力はロジッ
ク１０４とそれぞれのイネーブルビット番号に対応した
ＡＮＤゲート１０５〜１０８に入力される。ＡＮＤゲー
ト１０５〜１０８の出力はＯＲゲート１１０に入力さ
れ、ＯＲゲート１１０の出力とＯＲゲート１０９の出力
は、それぞれ出力データラッチＦ／Ｆ１１１のデータ入
力と、イネーブル入力に供給される。クロック信号（Ｃ
ＬＫ）はＦ／Ｆ１１１のクロック入力と各ＣＰＵ保持用
レジスタ（レジスタへの入力線は図示せず）に供給され
る。

【０００５】図６を参照し、図５の回路における従来の
ＣＰＵレジスタのテスト動作を説明する。図６に示すよ
うに、最初にＣＰＵ保持レジスタ１をテストするため、
アドレスＡＤＲ“０”をデコーダ１０１に入力する。そ
してこの例においてはデータ入力ＩＮが１６ビットなの
で、書込・読出用テストデータとして、下記の表１に示
すような、１６ビットのうち１つのビットのみがＨ状態
でその他のビットはすべてＬ状態のテストデータ（表１
のデータ番号２〜１７を参照）と、１６ビットがすべて
Ｌ状態及びすべてＨ状態のテストデータ（表１のデータ
番号１，１８を参照）とを用いる。

【０００６】

【表１】

【０００７】図６の例においては、アドレスＡＤＲが
“０”であるＣＰＵ保持レジスタ１に対して、００００
ｈから８０００ｈまでのデータの順次、書込みと読出し
を行って、ＡＮＤゲート１０５、ＯＲゲート１１０及び
出力データラッチＦ／Ｆ１１１を介して出力端子０ＵＴ
にデータが読出される様子が示されている。以後ＣＰＵ
保持レジスタ２〜Ｎに対しても、同様のテストを順次行
うが、これらのテストは最低１回以上、必要な回数だけ
行う。またこのテストにより、ＣＰＵレジスタ以外のＡ
ＮＤゲート１０５〜１０８、ＯＲゲート１０９，１１
０、出力データラッチＦ／Ｆ１１１等のテストも同時に
行うことができる。例えばＡＮＤゲート１０５〜１０８
の故障を発明するのに表１のデータ番号１〜１８が有効
で、ＯＲゲート１１０の故障を発明するのに表１のデー
タ番号２〜１７が有効である。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＣＰＵレジスタのテスト方法では、通常動
作によってテストを行っているため、ＣＰＵレジスタの
データビット数やその個数等がＣＰＵの種類によって異
なり、これに対応したテストパターンをそれぞれ設定す
るため、テストパターンの数が増加するという欠点があ
った。

【０００９】

【課題を解決するための手段】本発明に係るＣＰＵレジ
スタ自動テストパターン発生回路は、ＣＰＵレジスタに
対して、通常動作の入力データの代りに、内部で発生し
たテスト入力パターンを順次入力してデータの書込及び
読出動作を行い、正しい入力テストパターンが出力され
るか否かを試験するためのＣＰＵレジスタ自動テストパ
ターン発生回路において、前記通常動作からテスト動作
に切換えるテスト信号を入力する１つのテスト信号入力
端子と、前記テスト信号入力端子からテスト信号の入力
時に、前記テスト入力パターン及びこのパターンデータ
の書込又は読出制御を指示する計数データを順次発生す
るパターン発生用計数手段と、前記パターン発生用計数
手段の発生する計数データをデコードして指定されたテ
スト入力パターンを生成するテスト入力パターン生成手
段と、複数のＣＰＵレジスタのうちのいずれか１つを指
定する計数データを順次発生するＣＰＵレジスタ指定用
計数手段と、前記ＣＰＵレジスタ指定用計数手段の発生
する計数データをデコードして指定されたＣＰＵレジス
タのアドレスを生成するレジスタアドレス生成手段と、
前記テスト信号入力端子から入力されるテスト信号によ
って、通常動作時におけるＣＰＵレジスタのアドレス、
データの書込又は読出制御信号及びＣＰＵレジスタへの
入力データの代りに、前記レジスタアドレス生成手段に
より生成されたＣＰＵレジスタのアドレス、パターン発
生用計数手段により指示されたデータの書込又は読出制
御信号及びテスト入力パターン生成手段により生成され
たＣＰＵレジスタへの入力データを選択出力する選択手
段とを備えたものである。その結果、従来のように外部
からＣＰＵレジスタにテスト用データを入力してＣＰＵ
の通常動作によってテストを行う必要がなくなると共
に、テスト入力パターンの数を最小限に抑えたテスト入
力パターンを生成することにより効率的な自動テストが
可能となる。

【００１０】

【発明の実施の形態】

実施形態１．図１は本発明の実施形態１に係るＣＰＵレ
ジスタ自動テストパターン発生回路を示す図である。図
１において、クロック信号入力端子１は６ビットカウン
タ３、ｍ′ビットカウンタ４、出力データラッチＦ／Ｆ
２６およびＣＰＵ保持用レジスタ１６〜１９のクロック
入力に接続され、リセット信号入力端子２は６ビットカ
ウンタ３、ｍ′ビットカウンタ４およびＣＰＵ保持用レ
ジスタ１６〜１９のリセット入力に接続される。

【００１１】６ビットカウンタ３のカウンタ出力［５：
０］は、ＡＮＤゲート５に入力され、ＡＮＤゲート５の
出力は、６ビットカウンター３のロード入力とｍ′ビッ
トカウンタ４のイネーブル入力に接続される。また、６
ビットカウンタ３のカウンタ出力［５：１］は、デコー
ダ６の入力に接続され、またこのカウンタ出力［０］
は、セレクタ９の“１”入力に接続される。ｍ′ビット
カウンタ４の出力はｍ′ビットは、デコーダ７の入力に
接続され、デコーダ７の出力ｍビットは、セレクタ１０
の“１”入力に接続され、デコーダ６の出力１６ビット
はセレクタ８の“１”入力に接続される。

【００１２】ＣＰＵデータＩＮ［１５：０］入力端子２
８は、セレクタ８の“０”入力に接続され、ＣＰＵリー
ド・ライト（ＲＷＮ）入力端子２９は、セレクタ９の
“０”入力に接続され、ＣＰＵアドレスＡＤＲ［ｍ−
１：０］入力端子３０は、セレクタ１０の“０”入力に
接続される。ＣＰＵチップ・セレクト（ＣＳＮ）入力端
子１１は、ＯＲゲート１２の一方の入力に接続され、テ
スト信号入力端子３１は、６ビットカウンタ３のイネー
ブル入力と、セレクタ８〜１０のセレクト入力、ＯＲゲ
ート１２の他方の入力、ＯＲゲート２４の１つの入力に
接続される。

【００１３】セレクタ８の出力１６ビットは、各ビット
毎にそれぞれ、ＣＰＵ保持用レジスタ１６〜１９のデー
タ入力に接続される。セレクタ９の出力は、ＡＮＤゲー
ト１３の一方の入力に接続され、ＡＮＤゲート１４の一
方の入力に論理反転して接続される。セレクタ１０の出
力ｍビットは、デコーダ１５の入力に接続される。ＯＲ
ゲート１２の出力は、ＡＮＤゲート１３，１４の入力に
接続され、ＡＮＤゲート１３の出力は、デコーダ１５の
リード用イネーブル入力に接続され、ＡＮＤゲート１４
の出力は、デコーダ１５のライト用イネーブル入力に接
続される。

【００１４】デコーダ１５のリード用イネーブル（ＲＥ
Ｎ）出力ｎビットは、ＡＮＤゲート２１〜２３，３２の
それぞれのビットに対応した入力に接続され、またすべ
てのビットはＯＲゲート２４の入力に接続される。デコ
ーダ１５のライト用イネーブル（ＷＥＮ）出力ｎビット
は、ＣＰＵ保持用レジスタ１６〜１９のそれぞれのビッ
トに対応したデータイネーブル入力に接続される。

【００１５】ＣＰＵ保持用レジスタ１６〜１９のデータ
出力は、ロジック２０と、それぞれのイネーブルビット
番号に対応したＡＮＤゲート２１〜２３，３２に接続さ
れる。ＡＮＤゲート２１〜２３，３２の出力は、ＯＲゲ
ート２５の入力に接続される。ＯＲゲート２５の出力
は、出力データラッチＦ／Ｆ２６のデータ入力に接続さ
れる。ＯＲゲート２４の出力は、出力データラッチＦ／
Ｆ２６のイネーブル入力に接続される。出力データラッ
チＦ／Ｆ２６の出力は、出力端子２７に接続される。

【００１６】なお、図１の例においては、ＣＰＵ保持用
レジスタは１からＮまでのｎ個が存在し、この数はデコ
ーダ１５の出力ＲＥＮ、ＷＥＮの信号数ｎと同数であ
る。また各ＣＰＵ保持用レジスタを構成するビット数は
１６ビットであり、この数はＣＰＵデータＩＮ［１５：
０］の１６ビットと同数である。またＣＰＵアドレスは
ｍビットで、この数はＣＰＵアドレスＡＤＲ［ｍ−１：
０］と同数であり、デコーダ７のデコード出力としてこ
のｍビットを得るために必要な入力ビット数がｍ′ビッ
トである。ｍ′ビットカウンタ４はこのｍ′ビットによ
り構成される。またデコーダ６は、入力される６ビット
カウンタ３のビット番号［５：１］の出力データに対応
して、下記の表２に示すデコード出力１６ビットを生成
しセレクタ８の“１”入力に供給する。

【００１７】

【表２】

【００１８】図２は図１の動作を説明するためのタイミ
グチャートであり、図２を参照し、図１の動作を説明す
る。クロック信号入力端子１をＯＮ状態（ＯＮ状態とは
Ｌ→Ｈの繰り返しによるクロック発生状態）にし、リセ
ット信号入力端子２をＯＮ状態（ＯＮ状態とは、１クロ
ックで１回Ｌの状態）にすると、６ビットカウンタ３と
ｍ′ビットカウンタ４の出力、ＣＰＵ保持用レジスタ１
６〜１９の出力をすべて“Ｌ”状態にする。テスト信号
入力端子３１をＯＮ状態（ＯＮ状態とは１クロックで１
回Ｈの状態）にすると、セレクタ８〜１０が“１”入力
を選択する。この時セレクタ１０の出力は、デコーダ７
に従ってデコードされたデコード出力ｍビットで、通常
動作のＣＰＵアドレスＡＤＲに相当するデータであり、
セレクタ９の出力は、６ビットカウンタ３の最下位ビッ
ト［０］ビットで、通常動作の書込・読出制御信号ＲＷ
Ｎに相当するデータであり、セレクタ８の出力は、デコ
ーダ６が前記表２に従ってデコードしたデコード出力
で、通常動作のＣＰＵ入力データＩＮ［１５：０］に相
当するデータである。

【００１９】ＡＮＤゲート１３は、セレクタ９の出力が
“Ｌ”であるのでＯＦＦ状態（ＯＦＦ状態とは、１クロ
ックで１回Ｌの状態）となり、ＯＲゲート１２は、テス
ト信号入力端子３１がＯＮ状態であるので、チップセレ
クト入力端子１１のデータ値に関わらずＯＮ状態（ＯＮ
状態とは、１クロックで１回Ｈの状態）となり、ＡＮＤ
ゲート１４はＯＮ状態（ＯＮ状態とは、１クロックで１
回Ｈの状態）となり、ＯＲゲート２４はテスト信号のＯ
Ｎ状態により、他入力に関わらずＯＮ状態（ＯＮ状態と
は、１クロックで１回Ｈの状態）となる。この時、デコ
ーダ１５は、セレクタ１０の出力に従ったライト用イネ
ーブルビットをＯＮ状態（任意の１ビットが１クロック
で１回Ｈの状態）とし、リード用イネーブルをＯＦＦ状
態（ＯＦＦ状態とは、全ビット１クロックで１回Ｌの状
態）とする。

【００２０】従ってＡＮＤゲート２１〜２３および３２
は、ＣＰＵ保持用レジスタ１６〜１９のデータ値に関わ
らずＯＦＦ状態（ＯＦＦ状態とは、全ビット１クロック
で１回Ｌの状態）となり、ＯＲゲート２５は、ＯＦＦ状
態（ＯＦＦ状態とは、１クロックで１回Ｌの状態）とな
り、出力データラッチ用Ｆ／Ｆ２６の出力をすべて
“Ｌ”状態にする（この状態がテスト前の初期設定状態
である）。

【００２１】次にリセット信号入力端子２をＯＦＦ状態
（ＯＦＦ状態とは、１クロックで１回Ｈ状態）にし、２
回目のクロックを入力すると、この時点からテストが開
始され、６ビットカウンタ３とｍ′ビットカウンタ４は
カウンタ動作をする（カウンタ動作とは、ＡＬＬ“Ｌ”
から１６進数で０１ｈ，０２ｈ，０３ｈ…と１ずつ値が
増加することをいう）。この時、デコーダ６，７および
デコーダ１５は、それぞれに接続されたカウンタおよび
セレクタで選択された値により、予め設定された任意の
デコード値を出力する。この例においては、デコーダ６
は表２に記載のデコード値を出力する。

【００２２】また、セレクタ９で選択される値は、
“１”入力の“Ｈ”であるので、ＡＮＤゲート１３はＯ
Ｎ状態（ＯＮ状態とは、１クロック１回Ｈの状態）とな
り、ＡＮＤゲート１４はＯＦＦ状態（ＯＦＦ状態とは、
１クロック１回Ｌの状態）となり、デコーダ１５のライ
ト用イネーブルはＯＦＦ状態（ＯＦＦ状態とは、全ビッ
トが１クロックで１回Ｌの状態）となり、リード用イネ
ーブルはＯＮ状態（任意の１ビットが１クロックで１回
Ｈの状態）となり、ＡＮＤゲート２１〜２３，３２で対
応した任意のＡＮＤゲートがＯＮ状態（ＯＮ状態とは、
ＣＰＵ保持用レジスタ１６〜１９のデータを出力できる
状態）となり、ＯＲゲート２４はＯＮ状態（ＯＮ状態と
は、デコーダ１５のリード用イネーブルがＯＮ状態）と
なり、出力データラッチＦ／Ｆ２７にデータが出力され
る（図２のＯＵＴの００００ｈを参照）。

【００２３】３回目のクロックが入力されると６ビット
カウンタ３の値は０２ｈとなるが、そのビット番号
［５：１］の値は１ｈであるので、デコーダ６の出力は
０００１ｈとなる（表２を参照）。また６ビットカウン
タ３のビット番号［０］の値“０”は、セレクタ９に選
択出力され、ＡＮＤゲート１４の出力をＯＮ状態とし、
ＡＮＤゲート１３の出力をＯＦＦ状態にすることによ
り、デコーダ１５のライト用イネーブルをＯＮ状態と
し、リード用イネーブルをＯＦＦ状態とする。ここでＣ
ＰＵ保持レジスタに書込むデータは、デコーダ６で生成
されたデータがセレクタ８を介して供給され、どのレジ
スタに書込むかのアドレスは、デコーダ７で生成された
アドレスがセレクタ１０を介しデコーダ１５のライト用
イネーブル出力（ＣＰＵレジスタｎ個のうちの１つのみ
を書込可能となる出力）として供給される。従って３回
目のクロックではデータ０００１ｈがＣＰＵ保持用レジ
スタ１６内に保持される（図２のＡＤＲ，ＩＮ，ＲＷＮ
の値を参照）。

【００２４】４回目のクロックが入力されると、６ビッ
トカウンタ３のカウント値は０３ｈとなり、そのビット
番号［０］の値“１”は、ＡＮＤゲート１４，１３の出
力をそれぞれＯＦＦ状態、ＯＮ状態とすることにより、
デコーダ１５のライト用イネーブルをＯＦＦ状態にし、
リード用イネーブルをＯＮ状態にし、ＣＰＵ保持用レジ
スタ１６に保持されたデータが出力データラッチＦ／Ｆ
２６に出力される（図２のＯＵＴの０００１ｈを参
照）。以下同様に、６ビットカウンタ３は、奇数回のク
ロックでは、ＡＮＤゲート１４をＯＮ状態にし、デコー
ダ１５のライト用イネーブルを生成し、デコーダ７のデ
コード値に従ったＣＰＵ保持レジスタ１６〜１９にデコ
ーダ６で生成されたデータを書込み保持する。また、偶
数回のクロックでは、ＡＮＤゲート１３をＯＮ状態に
し、デコーダ１５のリード用イネーブルを生成し、デコ
ーダ７のデコード値に従ったＣＰＵ保持レジスタ１６〜
１９に保持されたデータが出力データラッチＦ／Ｆ２６
に出力される（図２のＡＤＲが“００”におけるＯＵＴ
の０００２ｈ〜ＦＦＦＦｈを参照）。

【００２５】６ビットカウンタ３は、カウンタ値が２３
ｈ（１６進表現）になると、ＡＮＤゲート５をＯＮ状態
（ＯＮ状態とは、１クロックで１回Ｈの状態）にし、次
のクロックで６ビットカウンタ３への入力データ“００
ｈ”をロードさせることにより、カウンタ３の出力値を
００ｈ（１６進表現）にする。この時、ｍ′ビットカウ
ンタ４のカウントを増加するイネーブルをＯＮ状態（Ｏ
Ｎ状態とは、カウンタ値を００ｈ，０１ｈ，０２ｈ…と
カウントを１ずつ増加される状態）にし、デコーダ７の
デコード値は、次のデコード値となり、ＣＰＵ保持用レ
ジスタ１７に対してデータの書込・読出テストを行うこ
とになる。そしてＣＰＵ保持用レジスタ１７に対して、
前記と同様にデコーダ１５のライト用イネーブルとリー
ド用イネーブルを交互に発生して、００００ｈ〜ＦＦＦ
Ｆｈまでデータの書込・読出テストが行われる（図２の
ＣＰＵ保持用レジスタ１７の範囲を参照）。

【００２６】このようにして６ビットカウンタ３のカウ
ント値の２３ｈ毎にｍ′ビットカウンタ４のカウンタ値
が増加し、順次ＣＰＵ保持用レジスタと対応する読出デ
ータ用ＡＮＤ回路及びＯＲ回路のテストが可能となる。
例えばＣＰＵ保持用レジスタ１６に対するテスト時に
は、ＯＲゲート２５とＡＮＤゲート２１の故障を発見す
ることができ、またＣＰＵ保持用レジスタ１７に対する
テスト時にはＡＮＤゲート２２の故障を発生することが
できる。

【００２７】以上のように実施形態１によれば、従来の
ようにＣＰＵレジスタに外部からテスト用データを入力
し、ＣＰＵの通常動作によってテストを行うのではな
く、テスト動作時に、ＣＰＵレジスタ自動テストパター
ン発生回路によって自動的に発生されたテストパターン
を用いて、ＣＰＵレジスタに対するライト動作およびリ
ード動作が１クロックずつで完了すると共に、この発生
するテストパターンは、テストに最低限必要な、各１ビ
ットのみをＨにするパターンと、ＡＬＬ“Ｈ”及びＡＬ
Ｌ“Ｌ”とするパターンとを発生することにより効率的
なテストができる。

【００２８】実施形態２．図３は本発明の実施形態２に
係るＣＰＵレジスタ自動テストパターン発生回路を示す
図である。図３において、テスト信号入力端子５１は５
ビットカウンタ５４と２ビットカウンタ５５のイネーブ
ル入力およびＡＮＤゲート５７とＯＲゲート７２，８５
の入力の１つに接続され、またセレクタ６８〜７０のセ
レクト入力に接続される。

【００２９】リセット信号入力端子５２は、５ビットカ
ウンタ５４と２ビットカウンタ５５とｍ′ビットカウン
タ５６のリセット入力およびＣＰＵ保持用レジスタ７６
〜７９のリセット入力に接続される。クロック信号入力
端子５３は、５ビットカウンタ５４と２ビットカウンタ
５５とｍ′ビットカウンタ５６のクロック入力およびＣ
ＰＵ保持用レジスタ７６〜７９のクロック入力に接続さ
れる。

【００３０】５ビットカウンタ５４の出力はＡＮＤゲー
ト５８に接続され、その出力の［４：１］ビットはデコ
ーダ５９に接続され、その出力の［０］ビットは、セレ
クタ６５の“１”入力に接続される。２ビットカウンタ
５５の出力［１：０］はＡＮＤゲート６０の入力に接続
され、カウンタ５５の出力の［１］ビットは、セレクタ
６４の“０”入力に接続され、その出力の［０］ビット
は、セレクタ６５の“０”入力に接続される。ＡＮＤゲ
ート５８の出力は、セレクタ６３の“１”入力と５ビッ
トカウンタ５４のロード入力に接続され、ＡＮＤゲート
６０の出力は、セレクタ６３の“０”入力と２ビットカ
ウンタ５５のロード入力に接続される。ｍ′ビットカウ
ンタ５６の出力ｍ′ビットは、ＡＮＤゲート６１の入力
に論理反転して接続され、またデコーダ６２の入力に接
続される。ＡＮＤゲート６１の出力は、セレクタ６３〜
６５の選択入力に接続される。

【００３１】セレクタ６３の出力は、ＡＮＤゲート５７
の入力に接続され、ＡＮＤゲート５７の出力は、ｍ′ビ
ットカウンタ５６のイネーブル入力に接続される。実施
形態１の場合と同様に、セレクタ６４の出力は、通常動
作とテスト動作を選択するセレクタ６８の“１”入力に
接続され、セレクタ６５の出力は、セレクタ６９の
“１”入力に接続され、デコーダ６２の出力は、セレク
タ７０の“１”入力に接続され、チップセレクト信号入
力端子８９は、ＯＲゲート７２の入力の一方に接続さ
れ、ＯＲゲート７２の出力は、ＡＮＤゲート７３，７４
の入力の一方にそれぞれに接続される。

【００３２】ＣＰＵデータ入力端子６６はセレクタ６８
の“０”入力に接続され、ＣＰＵリード・ライト入力端
子６７はセレクタ６９の“０”入力に接続され、ＣＰＵ
アドレス入力端子７１はセレクタ７０の“０”入力にそ
れぞれ接続される。セレクタ６８の出力は、ＣＰＵ保持
用レジスタ７６〜７９のデータ入力に接続され、セレク
タ６９の出力は、ＡＮＤゲート７３の一方の入力に接続
され、またＡＮＤゲート７４の一方の入力に論理反転し
て入力される。セレクタ７０の出力は、デコーダ７５の
入力に接続される。ＡＮＤゲート７３の出力は、デコー
ダ７５のリード用イネーブル入力に接続され、ＡＮＤゲ
ート７４の出力は、デコーダ７５のライト用イネーブル
入力に接続される。

【００３３】デコーダ７５のライト用イネーブル出力
は、ＣＰＵ保持用レジスタ７６〜７９のそれぞれのビッ
トに対応したデータイネーブルに接続され、リード用イ
ネーブルはＡＮＤゲート８１〜８４のそれぞれのビット
に対応した入力に接続され、またすべてのビットはＯＲ
ゲート８５に接続される。ＣＰＵ保持用レジスタ７６〜
７９の出力はＡＮＤゲート８１〜８４の入力にそれぞれ
接続され、ＡＮＤゲート８１〜８４の出力は、ＯＲゲー
ト８６の入力に接続される。ＯＲゲート８６の出力は出
力データラッチＦ／Ｆ８７の入力に接続される。ＯＲゲ
ート８５の出力は、出力データラッチＦ／Ｆ８７のデー
タイネーブル入力に接続され、出力データラッチＦ／Ｆ
８７の出力は出力端子８８に接続される。

【００３４】なお、図３の例においても、ＣＰＵ保持用
レジスタは１からＮまでのｎ個が存在し、この数はデコ
ーダ７５の出力ＲＥＮ，ＷＥＮの信号数ｎと同数であ
る。また各ＣＰＵ保持用レジスタを構成するビット数は
１６ビットであり、この数はＣＰＵデータＩＮ［１５：
０］の１６ビットと同数である。またＣＰＵアドレスは
ｍビットで、この数はＣＰＵアドレスＡＤＲ［ｍ−１：
０］と同数であり、デコーダ６２のデコード出力として
のこのｍビットを得るために必要な入力ビッ数がｍ′ビ
ットである。ｍ′ビットカウンタ５６はこのｍ′ビット
により構成される。また図３のデコーダ５９は、入力さ
れる計数値に対応して、表２の最上段と最下段を除く０
００１ｈ〜８０００ｈまでのデータ（即ち１６ビットの
うち１つのビットのみが“１”で、その他のビットはす
べて“０”であるデータ）をデコードして出力する。

【００３５】図４は図３の動作を説明するためのタイム
チャートであり、図４を参照し、図３の動作を説明す
る。クロック信号入力端子５３をＯＮ状態（ＯＮ状態と
はＬ→Ｈの繰り返しによるクロック発生状態）にし、リ
セット信号入力端子５２をＯＮ状態（ＯＮ状態とは、１
クロックで１回Ｌの状態）にすると、５ビットカウンタ
５４と２ビットカウンタ５５とｍ′ビットカウンタ５６
の出力、ＣＰＵ保持用レジスタ７６〜７９の出力をすべ
て“Ｌ”状態にする。この時、ｍ′ビットカウンタ５６
の出力の値の“００ｈ”によりＡＮＤゲート６１の出力
はＯＮ状態（ＯＮ状態とは、１クロックで１回Ｈの状
態）となり、セレクタ６３〜６５は“１”入力を選択す
る。また、ＡＮＤゲート５８の出力は、ＯＦＦ状態（Ｏ
ＦＦ状態とは、１クロックで１回Ｌの状態）となり、同
様にＡＮＤゲート６０の出力は、ＯＦＦ状態（ＯＦＦ状
態とは、１クロックで１回Ｌの状態）となる。

【００３６】テスト信号入力端子５１をＯＮ状態（ＯＮ
状態とは、１クロックで１回Ｈの状態）にすると、実施
形態１の場合と同様にセレクタ６８〜７０の選択を
“１”入力にし、ＯＲゲート７２の出力を、チップセレ
クト信号入力端子８９のデータ値に関わらずＯＮ状態
（ＯＮ状態とは、１クロックで１回Ｈの状態）にし、Ｏ
Ｒゲート８５の出力をＯＮ状態（ＯＮ状態とは、１クロ
ックで１回Ｈの状態）にし、出力データラッチＦ／Ｆ８
７のデータイネーブルをＯＮ状態（ＯＮ状態とは、ＯＲ
ゲート８６の出力を外部出力端子８８に出力する状態）
にする（この状態がテスト前の初期設定状態である）。

【００３７】次にリセット信号入力端子５２をＯＦＦ状
態（ＯＦＦ状態とは、１クロックで１回Ｈの状態）に
し、クロックを１回入力すると、この時点からテストは
開始され、５ビットカウンタ５４の出力を０１ｈ（１６
進表現）にし、この時のカウンタ５４の［４：１］ビッ
トの値“０”が入力されるデコーダ５９の出力は、００
０１ｈ（１６進表現）となり、この０００１ｈがセレク
タ６４，６８の出力となる。またこの時の５ビットカウ
ンタ５４の［０］ビット（値は“１”）が入力されるセ
レクタ６５，６９の出力は、Ｈ状態となり、ＡＮＤゲー
ト７３の出力をＯＮ状態（ＯＮ状態とは、１クロックで
１回Ｈの状態）にし、デコーダ６２に従ったデータに対
応したリード用イネーブルをＯＮ状態（ＯＮ状態とは、
１クロックで１回Ｈの状態）にし、ＡＮＤゲート８１〜
８４に対応したゲートをＯＮ状態（ＯＮ状態とは、ＣＰ
Ｕ保持用レジスタ７６〜７９のうちの指定された１つの
ＣＰＵ保持用レジスタの出力がＯＲゲート８６に出力さ
れる状態）にする（図４のＯＵＴの０００１ｈを参
照）。

【００３８】２回目以降のクロックを入力すると、クロ
ックの入力回数が３１回までは、実施形態１の場合と同
様に５ビットカウンタ５４に従ってデコーダ５９でデコ
ードされたデータ０００１ｈ〜８０００ｈが、デコーダ
６２の出力するアドレスデータによって選択されている
ＣＰＵ保持用レジスタ７６〜７９（この場合レジスタ７
６）に対して、偶数回目のクロックで書込まれ保持さ
れ、奇数回目のクロックで読出されて出力データラッチ
Ｆ／Ｆ８７から出力端子８８へ出力される（図４ＣＰＵ
保持用レジスタ７６の範囲を参照）。

【００３９】３２回目のクロックが入力されると、５ビ
ットカウンタ５４から出力されるＡＮＤゲート５８の入
力が１Ｆｈとなるため、その出力がＯＮ状態（ＯＮ状態
とは、１クロックで１回Ｈの状態）となり、５ビットカ
ウンタ５４のロード入力がＯＮ状態（ＯＮ状態とは、次
のクロック入力でロードデータ００ｈ（１６進表現）と
なる状態）となる。またこの時、セレクタ６３は“１”
入力が選択されているので、その出力はＯＮ状態（ＯＮ
状態とは、１クロックで１回Ｈの状態）となり、ＡＮＤ
ゲート５７をＯＮ状態（ＯＮ状態とは、１クロックで１
回Ｈの状態）にする。また、２ビットカウンタ５５の出
力は、０ｈ（１６進表現）となっている。

【００４０】次のクロックが入力されると、ｍ′ビット
カウンタ５６の出力はＯＮ状態（ＯＮ状態とは、カウン
タの出力が００ｈ，０１ｈ，０２ｈと１ずつ増加する状
態）となり、ＡＮＤゲート６１は、ＯＦＦ状態（ＯＦＦ
状態とは、１クロックで１回Ｌの状態）となり、セレク
タ６３〜６５の選択を“０”入力に選択にする。また、
２ビットカウンタ５５の出力は、００ｈ（１６進表現）
となり、５ビットカウンタ５４の出力は００ｈ（１６進
表現）となり、ＡＮＤゲート５８の出力はＯＦＦ状態
（ＯＦＦ状態とは、１クロックで１回Ｌの状態）とな
る。そして、これまで５ビットカウンタ５４の出力で動
作していたテストが２ビットカウンタ５５の出力に移行
する。また、デコーダ６２の出力は移行した後、同一の
デコード値となるようにしている。

【００４１】２ビットカウンタ５５の出力値から、セレ
クタ６４，６８の出力は、００００ｈ（ＡＬＬ“Ｌ”）
となり、セレクタ６５，６９の出力は、ＯＦＦ状態（Ｏ
ＦＦ状態とは、１クロックで１回Ｌの状態）となり、Ａ
ＮＤゲート７４はＯＮ状態、デコーダ７５のリード用イ
ネーブルはＯＦＦ状態（ＯＦＦ状態とは、１クロックで
１回すべてＬの状態）、ライト用イネーブルはＯＮ状態
（ＯＮ状態とは、デコーダ６２でデコードされた任意の
１ビットをＨ、他のビットをすべてＬにした状態）とな
り、このライト用イネーブルのＯＮ出力により指定され
たＣＰＵ保持用レジスタ７６〜７９に、セレクタ６８で
選択されたデータを書込み保持する。

【００４２】次のクロック入力で、２ビットカウンタ５
５は、０１ｈ（１６進表現）となり、セレクタ６５，６
９の出力とＡＤＮゲート７３の出力をＯＮ状態（ＯＮ状
態とは、１クロックで１回Ｈの状態）にし、ＡＮＤゲー
ト７４の出力をＯＦＦ状態（ＯＦＦ状態とは、１クロッ
クで１回Ｈの状態）にし、デコーダ７５のリード用イネ
ーブルをデコーダ６２のデコード値に従い１ビットＯＮ
状態（ＯＮ状態とは、１クロックで１回、１ビットを
Ｈ、他のビットをＬにした状態）とする。すると、前の
クロック入力によりＣＰＵ保持用レジスタ７６〜７９の
うちの１つのレジスタ内に保持されたデータがＡＮＤゲ
ート８１〜８４により選択されたゲートからＯＲゲート
８６、出力データラッチＦ／Ｆ８７、出力端子８８に出
力される。（図４のＣＰＵ保持用レジスタ７７の範囲に
おけるＯＵＴの００００ｈを参照）。

【００４３】次のクロックの入力により、２ビットカウ
ンタ５５のビット［１］の値の“１”によって、セレク
タ６４，６５の出力は、ＦＦＦＦｈ（ＡＬＬ“Ｈ”）と
なり、このＦＦＦＦｈデータについての書込みが行われ
る。そして次のクロックの入力によりこのＦＦＦＦｈデ
ータの読出しが行われる（図２のＣＰＵ保持用レジスタ
７７の範囲におけるＯＵＴのＦＦＦＦｈを参照）。以後
クロックの順次入力によりｍ′ビットカウンタ５６の計
数が進み、＃３〜＃ＮＣＰＵ保持用レジスタが順番に指
定され、この指定された各ＣＰＵ保持用レジスタに対し
て、００００ｈとＦＦＦＦｈの２パターンのデータによ
り書込・読出しテストが行われる。そして＃ＮＣＰＵ保
持用レジスタ７９についてのＦＦＦＦｈのデータ読出し
終了によって一連のテストは完了する。

【００４４】以上のように実施形態２によれば、ある１
つのＣＰＵ保持用レジスタのデータには、１ビットずつ
Ｈにするパターンを発生し、その他のＣＰＵ保持用レジ
スタのデータには、００００ｈとＦＦＦＦｈの２パター
ンだけ発生することにより、テストに発生するデータの
パターン数を最小限にするという効果が得られる。

【００４５】

【発明の効果】以上のように本発明によれば、ＣＰＵレ
ジスタに対して、通常動作の入力データの代りに、内部
で発生したテスト入力パターンを順次入力してデータの
書込及び読出動作を行い、正しい入力テストパターンが
出力されるか否かを試験するためのＣＰＵレジスタ自動
テストパターン発生回路において、前記通常動作からテ
スト動作に切換えるテスト信号を入力する１つのテスト
信号入力端子と、前記テスト信号入力端子からテスト信
号の入力時に、前記テスト入力パターン及びこのパター
ンデータの書込又は読出制御を指示する計数データを順
次発生するパターン発生用計数手段と、前記パターン発
生用計数手段の発生する計数データをデコードして指定
されたテスト入力パターンを生成するテスト入力パター
ン生成手段と、複数のＣＰＵレジスタのうちのいずれか
１つを指定する計数データを順次発生するＣＰＵレジス
タ指定用計数手段と、前記ＣＰＵレジスタ指定用計数手
段の発生する計数データをデコードして指定されたＣＰ
Ｕレジスタのアドレスを生成するレジスタアドレス生成
手段と、前記テスト信号入力端子から入力されるテスト
信号によって、通常動作時におけるＣＰＵレジスタのア
ドレス、データの書込又は読出制御信号及びＣＰＵレジ
スタへの入力データの代りに、前記レジスタアドレス生
成手段により生成されたＣＰＵレジスタのアドレス、パ
ターン発生用計数手段により指示されたデータの書込又
は読出制御信号及びテスト入力パターン生成手段により
生成されたＣＰＵレジスタへの入力データを選択出力す
る選択手段とを備えるようにしたので、従来のように外
部からＣＰＵレジスタにテスト用データを入力してＣＰ
Ｕの通常動作によってテストを行う必要がなくなると共
に、テスト入力パターンの数を最小限に抑えたテスト入
力パターンを生成することにより効率的な自動テストが
可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係るＣＰＵレジスタ自動
テストパターン発生回路を示す図である。

【図２】図１の動作を説明するためのタイミングチャー
トである。

【図３】本発明の実施形態２に係るＣＰＵレジスタ自動
テストパターン発生回路を示す図である。

【図４】図３の動作を説明するためのタイミングチャー
トである。

【図５】従来のＣＰＵレジスタとそのデータ書込・読出
回路の構成例を示す図である。

【図６】図５の動作を説明するためのタイミングチャー
トである。

【符号の説明】

１，５３ クロック信号入力端子 ２，５２ リセット信号入力端子 ３ ６ビットカウンタ ４ ｍ′ビットカウンタ ５，１３，１４，２１〜２３，５７，５８，６０，６
１，７３，７４，８１〜８４ ＡＮＤゲート ６，７，１５，５９，６２，７５ デコーダ ８〜１０，６３〜６７，７０ セレクタ １２，２４，２５，７２，８５，８６ ＯＲゲート １６〜１９，７６〜７９ ＣＰＵ保持レジスタ１〜Ｎ ２０，８０ ロジック ２６，８７ データラッチＦ／Ｆ ２７，８８ 出力端子（ＯＵＴ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 直樹 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵレジスタに対して、通常動作の入
   力データの代りに、内部で発生したテスト入力パターン
   を順次入力してデータの書込及び読出動作を行い、正し
   い入力テストパターンが出力されるか否かを試験するた
   めのＣＰＵレジスタ自動テストパターン発生回路におい
   て、 前記通常動作からテスト動作に切換えるテスト信号を入
   力する１つのテスト信号入力端子と、 前記テスト信号入力端子からテスト信号の入力時に、前
   記テスト入力パターン及びこのパターンデータの書込又
   は読出制御を指示する計数データを順次発生するパター
   ン発生用計数手段と、 前記パターン発生用計数手段の発生する計数データをデ
   コードして指定されたテスト入力パターンを生成するテ
   スト入力パターン生成手段と、 複数のＣＰＵレジスタのうちのいずれか１つを指定する
   計数データを順次発生するＣＰＵレジスタ指定用計数手
   段と、 前記ＣＰＵレジスタ指定用計数手段の発生する計数デー
   タをデコードして指定されたＣＰＵレジスタのアドレス
   を生成するレジスタアドレス生成手段と、 前記テスト信号入力端子から入力されるテスト信号によ
   って、通常動作時におけるＣＰＵレジスタのアドレス、
   データの書込又は読出制御信号及びＣＰＵレジスタへの
   入力データの代りに、前記レジスタアドレス生成手段に
   より生成されたＣＰＵレジスタのアドレス、パターン発
   生用計数手段により指示されたデータの書込又は読出制
   御信号及びテスト入力パターン生成手段により生成され
   たＣＰＵレジスタへの入力データを選択出力する選択手
   段とを備えたことを特徴とするＣＰＵレジスタ自動テス
   トパターン発生回路。
2. 【請求項２】 前記テスト入力パターン生成手段は、前
   記ＣＰＵレジスタを構成するビット数のうち、１つのビ
   ットのみがＨ状態で、その他のビットがすべてＬ状態で
   あるすべてのテスト入力パターンと、ＣＰＵレジスタを
   構成するすべてのビットがＬ状態及びＨ状態であるテス
   ト入力パターンとを生成することを特徴とする請求項１
   記載のＣＰＵレジスタ自動テストパターン発生回路。
3. 【請求項３】 ＣＰＵレジスタに対して、通常動作の入
   力データの代りに、内部で発生したテスト入力パターン
   を順次入力してデータの書込及び読出動作を行い、正し
   い入力テストパターンが出力されるか否かを試験するた
   めのＣＰＵレジスタ自動テストパターン発生回路におい
   て、 前記通常動作からテスト動作に切換えるテスト信号を入
   力する１つのテスト信号入力端子と、 前記テスト信号入力端子からテスト信号の入力時に、第
   １のテスト入力パターン及びこの第１のテスト入力パタ
   ーンデータの書込又は読込制御を順次指示する計数デー
   タを発生する第１のパターン発生用計数手段と、 前記第１のパターン発生用計数手段の発生する計数デー
   タをデコードして指定された第１のテスト入力パターン
   を生成する第１のテスト入力パターン生成手段と、 前記第１のパターン発生用計数手段の計数データの一巡
   後に、第２のテスト入力パターン及びこの第２のテスト
   入力パターンデータの書込又は読出制御を順次指示する
   計数データを繰返し発生する第２のパターン発生用計数
   手段と、 前記第２のパターン発生用計数手段の繰返し発生する計
   数データをデコードして指定された第２のテスト入力パ
   ターンを繰返し生成する第２のテスト入力パターン生成
   手段と、 複数のＣＰＵレジスタのうち、前記第１のテスト入力パ
   ターンの生成期間中にいずれか１つのＣＰＵレジスタを
   指定し、前記第２のテスト入力パターンの繰返し生成期
   間中に残りのすべてのＣＰＵレジスタを順次指定する計
   数データを発生するＣＰＵレジスタ指定用計数手段と、 前記ＣＰＵレジスタ指定用計数手段の発生する計数デー
   タをデコードして指定されたＣＰＵレジスタのアドレス
   を生成するレジスタアドレス生成手段と、 前記テスト信号入力端子から入力されるテスト信号によ
   って、通常動作時におけるＣＰＵレジスタのアドレス、
   データの書込又は読出制御信号及びＣＰＵレジスタへの
   入力データの代りに、前記レジスタアドレス生成手段に
   より生成されたＣＰＵレジスタのアドレス、並びに前記
   第２のテスト入力パターンの生成以前は第１のパターン
   発生用計数手段により指示されたデータの書込又は読出
   制御信号及び第１のテスト入力パターン生成手段により
   生成されたＣＰＵレジスタへの入力データを、前記第２
   のテスト入力パターンの生成以後は第２のパターン発生
   用計数手段により指示されたデータの書込又は読出制御
   信号及び第２のテスト入力パターン生成手段により生成
   されたＣＰＵレジスタへの入力データをそれぞれ選択出
   力する選択手段とを備えたことを特徴とするＣＰＵレジ
   スタ自動テストパターン発生回路。
4. 【請求項４】 前記第１のテスト入力パターン生成手段
   は、前記ＣＰＵレジスタを構成するビット数のうち、１
   つのビットのみがＨ状態で、その他のビットがすべてＬ
   状態であるすべてのテスト入力パターンを生成し、 前記第２のテスト入力パターン生成手段は、前記ＣＰＵ
   レジスタを構成するすべてのビットがＬ状態とＨ状態で
   あるテスト入力パターンを生成することを特徴とする請
   求項３記載のＣＰＵレジスタ自動テストパターン発生回
   路。