JPH06295597A - メモリテスト回路装置 - Google Patents
メモリテスト回路装置Info
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- JPH06295597A JPH06295597A JP5084262A JP8426293A JPH06295597A JP H06295597 A JPH06295597 A JP H06295597A JP 5084262 A JP5084262 A JP 5084262A JP 8426293 A JP8426293 A JP 8426293A JP H06295597 A JPH06295597 A JP H06295597A
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Abstract
(57)【要約】
【目的】 高テスト効率の、高集積化に適したメモリテ
スト回路装置を提供する。 【構成】 スキャン方式のメモリテスト回路装置におい
て、メモリの端子に接続するレジスタがアドレスレジス
タ３,入力データレジスタ２,出力データレジスタ２の順
にデータをシフトするスキャンチェーンを有するスキャ
ンフリップフロップで構成され、テスト端子の状態によ
りスキャン動作時に入力データレジスタ２のデータを保
持する制御回路１により、書き込みテストに要する時間
とテストパターンのサイズを大幅に縮小化する。
スト回路装置を提供する。 【構成】 スキャン方式のメモリテスト回路装置におい
て、メモリの端子に接続するレジスタがアドレスレジス
タ３,入力データレジスタ２,出力データレジスタ２の順
にデータをシフトするスキャンチェーンを有するスキャ
ンフリップフロップで構成され、テスト端子の状態によ
りスキャン動作時に入力データレジスタ２のデータを保
持する制御回路１により、書き込みテストに要する時間
とテストパターンのサイズを大幅に縮小化する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に適した高テ
スト効率のメモリテスト回路装置に関する。
スト効率のメモリテスト回路装置に関する。
【０００２】
【従来の技術】従来のスキャン方式のメモリテスト回路
装置を図１０に示す。図１０において、42,49はアドレ
スレジスタ、43,50は入力データレジスタ、47,54は出力
データレジスタ、45,52はメモリ、44,46,48,51,53はマ
ルチプレクサである。図６は、図１０の回路装置の書き
込み動作タイミング図である。
装置を図１０に示す。図１０において、42,49はアドレ
スレジスタ、43,50は入力データレジスタ、47,54は出力
データレジスタ、45,52はメモリ、44,46,48,51,53はマ
ルチプレクサである。図６は、図１０の回路装置の書き
込み動作タイミング図である。
【０００３】図１０において、テストモードの時、入力
データレジスタ43とアドレスレジスタ42と出力データレ
ジスタ47はシフトレジスタとして動作し、SCAN_IN端子
のデータは１ビット毎にマルチプレクサ44を介して入力
データレジスタ43とアドレスレジスタ42に格納される。
上記手順によりアドレスレジスタ42とデータレジスタ43
が確定した状態で、書き込み制御信号TEST_WEを有効に
することにより、RAM45に１ワードの書き込みができ
る。図６はこのテストモードによるRAMの書き込み動作
タイミングを示す。図６は、データ5ビット,アドレス3
ビットのRAMの0番地,1番地の書き込み動作のタイミング
である。1ワードの書き込みに8クロック要することがわ
かる。同様に、上記手順によりアドレスレジスタ42が確
定した状態で、RAM45の出力データを出力データレジス
タ47に取り込み、出力データレジスタ47をシフトレジス
タとして動作させることにより、マルチプレクサ48を介
してSCAN_OUT端子に出力データが１ビット毎に出力さ
れ、1ワードの読み出しができる。マルチプレクサ44と5
1、マルチプレクサ46と53、マルチプレクサ48を切り替
えることにより、RAM45とRAM52のいずれかを選択して順
次書き込みと読み出しのテストを行なう。
データレジスタ43とアドレスレジスタ42と出力データレ
ジスタ47はシフトレジスタとして動作し、SCAN_IN端子
のデータは１ビット毎にマルチプレクサ44を介して入力
データレジスタ43とアドレスレジスタ42に格納される。
上記手順によりアドレスレジスタ42とデータレジスタ43
が確定した状態で、書き込み制御信号TEST_WEを有効に
することにより、RAM45に１ワードの書き込みができ
る。図６はこのテストモードによるRAMの書き込み動作
タイミングを示す。図６は、データ5ビット,アドレス3
ビットのRAMの0番地,1番地の書き込み動作のタイミング
である。1ワードの書き込みに8クロック要することがわ
かる。同様に、上記手順によりアドレスレジスタ42が確
定した状態で、RAM45の出力データを出力データレジス
タ47に取り込み、出力データレジスタ47をシフトレジス
タとして動作させることにより、マルチプレクサ48を介
してSCAN_OUT端子に出力データが１ビット毎に出力さ
れ、1ワードの読み出しができる。マルチプレクサ44と5
1、マルチプレクサ46と53、マルチプレクサ48を切り替
えることにより、RAM45とRAM52のいずれかを選択して順
次書き込みと読み出しのテストを行なう。
【０００４】
【発明が解決しようとする課題】従来のスキャン方式の
RAMテスト回路装置は、RAMのアドレスレジスタ,入力デ
ータレジスタと出力データレジスタの状態をスキャン動
作で1ワード毎に制御又は観測するため、テストに要す
る時間が長くテストパターンが膨大になるという問題が
あった。
RAMテスト回路装置は、RAMのアドレスレジスタ,入力デ
ータレジスタと出力データレジスタの状態をスキャン動
作で1ワード毎に制御又は観測するため、テストに要す
る時間が長くテストパターンが膨大になるという問題が
あった。
【０００５】本発明は、回路規模の増大を抑えながらテ
スト時間とテストパターンが短くかつRAMの故障診断も
容易で、集積回路に適したRAMテスト回路装置を提供す
ることを目的とする。
スト時間とテストパターンが短くかつRAMの故障診断も
容易で、集積回路に適したRAMテスト回路装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明のRAMテスト回路
装置は、メモリのテスト回路装置において、メモリが入
力データレジスタと出力データレジスタとアドレスレジ
スタを有し、前記メモリの入力データレジスタと出力デ
ータレジスタとアドレスレジスタがスキャンフリップフ
ロップで構成され、前記スキャンフリップフロップはア
ドレスレジスタ,入力データレジスタ,出力データレジス
タの順にデータをシフトするスキャンチェーンを有し、
テスト端子の状態によりスキャン動作時に入力データレ
ジスタのデータを保持する制御回路を有することを特徴
とする。
装置は、メモリのテスト回路装置において、メモリが入
力データレジスタと出力データレジスタとアドレスレジ
スタを有し、前記メモリの入力データレジスタと出力デ
ータレジスタとアドレスレジスタがスキャンフリップフ
ロップで構成され、前記スキャンフリップフロップはア
ドレスレジスタ,入力データレジスタ,出力データレジス
タの順にデータをシフトするスキャンチェーンを有し、
テスト端子の状態によりスキャン動作時に入力データレ
ジスタのデータを保持する制御回路を有することを特徴
とする。
【０００７】また、本発明のRAMテスト回路装置は、前
記メモリのテスト回路装置において、メモリの入力デー
タレジスタを構成するスキャンフリップフロップが、前
段からのスキャンチェーンと自段の出力を入力信号とし
テスト端子によりいずれかを選択し自段のスキャンイン
に接続する構造を有することを特徴とする。
記メモリのテスト回路装置において、メモリの入力デー
タレジスタを構成するスキャンフリップフロップが、前
段からのスキャンチェーンと自段の出力を入力信号とし
テスト端子によりいずれかを選択し自段のスキャンイン
に接続する構造を有することを特徴とする。
【０００８】また、本発明のRAMテスト回路装置は、前
記メモリのテスト回路装置において、メモリの入力デー
タレジスタを構成するスキャンフリップフロップが、テ
スト端子により前記スキャンフリップフロップのクロッ
クをスキャン動作時に停止する構造を有することを特徴
とする。
記メモリのテスト回路装置において、メモリの入力デー
タレジスタを構成するスキャンフリップフロップが、テ
スト端子により前記スキャンフリップフロップのクロッ
クをスキャン動作時に停止する構造を有することを特徴
とする。
【０００９】
【作用】本発明は、上述の回路構成により、RAMテスト
モードの書き込み動作において、入力データレジスタを
スキャン動作時にデータ保持可能とすることにより、1
ワード毎の書き込みに必要となる入力データレジスタと
アドレスレジスタの状態を制御するためのクロック数を
減らし、RAMテストに要する時間とテストパターンを縮
小する。
モードの書き込み動作において、入力データレジスタを
スキャン動作時にデータ保持可能とすることにより、1
ワード毎の書き込みに必要となる入力データレジスタと
アドレスレジスタの状態を制御するためのクロック数を
減らし、RAMテストに要する時間とテストパターンを縮
小する。
【００１０】
【実施例】本発明のRAMテスト回路装置の実施例を図１
の回路図、図２の回路図、図３の回路図、図４の回路
図、図５の回路図、図７の動作説明図、図8の動作説明
図、図9の動作説明図を参照して説明する。
の回路図、図２の回路図、図３の回路図、図４の回路
図、図５の回路図、図７の動作説明図、図8の動作説明
図、図9の動作説明図を参照して説明する。
【００１１】本発明のRAMテスト回路装置は、その基本
部分で一般のスキャン方式のRAMテスト回路装置と同じ
であるが、図１のRAMテスト回路装置に示す様に、メモ
リ５がアドレスレジスタ３と入力データレジスタ２と出
力データレジスタ７を有し、アドレスレジスタ３と入力
データレジスタ２と出力データレジスタ７とがスキャン
フリップフロップで構成され、前記スキャンフリップフ
ロップはアドレスレジスタ３,入力データレジスタ２,出
力データレジスタ７の順にデータをシフトするスキャン
チェーンを有し、テスト端子の状態によりスキャン動作
時に入力データレジスタ２のデータを保持する制御回路
1を有する点で従来のものとことなる。
部分で一般のスキャン方式のRAMテスト回路装置と同じ
であるが、図１のRAMテスト回路装置に示す様に、メモ
リ５がアドレスレジスタ３と入力データレジスタ２と出
力データレジスタ７を有し、アドレスレジスタ３と入力
データレジスタ２と出力データレジスタ７とがスキャン
フリップフロップで構成され、前記スキャンフリップフ
ロップはアドレスレジスタ３,入力データレジスタ２,出
力データレジスタ７の順にデータをシフトするスキャン
チェーンを有し、テスト端子の状態によりスキャン動作
時に入力データレジスタ２のデータを保持する制御回路
1を有する点で従来のものとことなる。
【００１２】ところで、従来のスキャン方式のRAMテス
ト回路装置は、RAMの書き込みテスト時、SCAN_IN端子の
データをシフト動作でアドレスレジスタと入力データレ
ジスタに格納する。アドレスレジスタと入力データレジ
スタが確定した状態で、書き込み制御信号TEST_WEを有
効にすることにより、1ワードの書き込みができる。RAM
の全ワードに書き込むためのは、前述の動作をワード数
分繰り返す必要がある。また、RAMの読み出しテスト時
は、SCAN_IN端子のデータをシフト動作でアドレスレジ
スタに格納する。アドレスレジスタの状態が確定した状
態で、RAMのデータを通常動作で出力データレジスタに
取り込み、出力データレジスタのデータをシフト動作で
SCAN_OUT端子に出力する。RAMの全ワードを読み出すた
めには、前述の動作をワード数分繰り返す必要がある。
ト回路装置は、RAMの書き込みテスト時、SCAN_IN端子の
データをシフト動作でアドレスレジスタと入力データレ
ジスタに格納する。アドレスレジスタと入力データレジ
スタが確定した状態で、書き込み制御信号TEST_WEを有
効にすることにより、1ワードの書き込みができる。RAM
の全ワードに書き込むためのは、前述の動作をワード数
分繰り返す必要がある。また、RAMの読み出しテスト時
は、SCAN_IN端子のデータをシフト動作でアドレスレジ
スタに格納する。アドレスレジスタの状態が確定した状
態で、RAMのデータを通常動作で出力データレジスタに
取り込み、出力データレジスタのデータをシフト動作で
SCAN_OUT端子に出力する。RAMの全ワードを読み出すた
めには、前述の動作をワード数分繰り返す必要がある。
【００１３】このため、RAMのテストに要する時間が長
く、テストパターンが膨大になるという問題がある。特
に、書き込みテストと読み出しテストを比較すると、書
き込みテストはアドレスレジスタと入力データレジスタ
の設定を順番に行うのに対し、読み出しテストはアドレ
スレジスタの設定と出力データレジスタの読み出しを同
時に行うことができる。即ち、1ワードの書き込みのた
めのクロック数は、アドレスレジスタのビット数と入力
データレジスタのビット数を合計したものであるのに対
し、1ワードの読み出しのためのクロック数は、アドレ
スレジスタのビット数と出力データレジスタのビット数
の大きい方で決まる。従って、書き込みテストに要する
時間の方が、読み出しテストに要する時間より長くな
る。ワード毎の書き込みに必要となる入力データレジス
タとアドレスレジスタの状態制御のためのクロック数を
減らすことができれば、テストに要する時間とテストパ
ターンを大幅に縮小することができる。
く、テストパターンが膨大になるという問題がある。特
に、書き込みテストと読み出しテストを比較すると、書
き込みテストはアドレスレジスタと入力データレジスタ
の設定を順番に行うのに対し、読み出しテストはアドレ
スレジスタの設定と出力データレジスタの読み出しを同
時に行うことができる。即ち、1ワードの書き込みのた
めのクロック数は、アドレスレジスタのビット数と入力
データレジスタのビット数を合計したものであるのに対
し、1ワードの読み出しのためのクロック数は、アドレ
スレジスタのビット数と出力データレジスタのビット数
の大きい方で決まる。従って、書き込みテストに要する
時間の方が、読み出しテストに要する時間より長くな
る。ワード毎の書き込みに必要となる入力データレジス
タとアドレスレジスタの状態制御のためのクロック数を
減らすことができれば、テストに要する時間とテストパ
ターンを大幅に縮小することができる。
【００１４】ところで、RAMのテストパターンの体表的
なものとしては、チェッカーボートとマーチングがあ
る。4ビット8ワードのRAMを例にテスト方法を示す。
なものとしては、チェッカーボートとマーチングがあ
る。4ビット8ワードのRAMを例にテスト方法を示す。
【００１５】チェッカーボートテストの従来の方法を以
下に示す。 1) チェッカーボートパターンの書き込み 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 2) チェッカーボートパターンの読み出し 3) 反転チェッカーボートパターンの書き込み 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 4) チェッカーボートパターンの読み出し マーチングテストの従来の方法を以下に示す。
下に示す。 1) チェッカーボートパターンの書き込み 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 2) チェッカーボートパターンの読み出し 3) 反転チェッカーボートパターンの書き込み 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 4) チェッカーボートパターンの読み出し マーチングテストの従来の方法を以下に示す。
【００１６】 チェッカーボートパターンに注目すると、パターンは"0
1 0 1"と"1 0 1 0"の2種類に分類できる。従来方法で
は、書き込みテスト時、このパターンを交互にRAMのア
ドレス順に書き込む。
1 0 1"と"1 0 1 0"の2種類に分類できる。従来方法で
は、書き込みテスト時、このパターンを交互にRAMのア
ドレス順に書き込む。
【００１７】ところで、チェッカーボートパターンのパ
ターンが2種類であることに着目し、以下の方法でテス
トすることができる。チェッカーボートテストの本発明
の方法を以下に示す。
ターンが2種類であることに着目し、以下の方法でテス
トすることができる。チェッカーボートテストの本発明
の方法を以下に示す。
【００１８】 従って、4ビット8ワードのRAMにおいて、チェッカーボ
ートのパターンでは、書き込みテストにおけるデータの
更新は、1ワード毎ではなく、4ワード単位でよい。ま
た、マーチングのパターンでは、書き込みテストにおけ
るデータの更新は、1ワード毎ではなく、8ワード単位で
よい。即ち、チェッカーボートのパターンでは、書き込
みテストにおけるデータの更新は(ワード数/2)単位、マ
ーチングのパターンでは書き込みテストにおけるデータ
の更新はワード数単位でよい。本発明はこの点に注目し
たものである。
ートのパターンでは、書き込みテストにおけるデータの
更新は、1ワード毎ではなく、4ワード単位でよい。ま
た、マーチングのパターンでは、書き込みテストにおけ
るデータの更新は、1ワード毎ではなく、8ワード単位で
よい。即ち、チェッカーボートのパターンでは、書き込
みテストにおけるデータの更新は(ワード数/2)単位、マ
ーチングのパターンでは書き込みテストにおけるデータ
の更新はワード数単位でよい。本発明はこの点に注目し
たものである。
【００１９】本発明の回路では、RAMの書き込みテスト
時、SCAN_IN端子のデータをシフト動作でアドレスレジ
スタと入力データレジスタに格納する。アドレスレジス
タと入力データレジスタが確定した状態で、書き込み制
御信号TEST_WEを有効にすることにより、1ワード目のデ
ータを書き込む。次に、SCAN_HOLD信号を有効にし、SCA
N_IN端子のデータをシフト動作でアドレスレジスタに格
納する。このとき、入力データレジスタは前値を保持す
る。この状態で、書き込み制御信号TEST_WEを有効にす
ることにより2ワード目の書き込みができる。2ワード目
以降は、データを更新するまで、書き込むワード数だけ
アドレスレジスタの設定を繰り返し、書き込み制御信号
TEST_WEを有効にすることにより順次データを書き込
む。
時、SCAN_IN端子のデータをシフト動作でアドレスレジ
スタと入力データレジスタに格納する。アドレスレジス
タと入力データレジスタが確定した状態で、書き込み制
御信号TEST_WEを有効にすることにより、1ワード目のデ
ータを書き込む。次に、SCAN_HOLD信号を有効にし、SCA
N_IN端子のデータをシフト動作でアドレスレジスタに格
納する。このとき、入力データレジスタは前値を保持す
る。この状態で、書き込み制御信号TEST_WEを有効にす
ることにより2ワード目の書き込みができる。2ワード目
以降は、データを更新するまで、書き込むワード数だけ
アドレスレジスタの設定を繰り返し、書き込み制御信号
TEST_WEを有効にすることにより順次データを書き込
む。
【００２０】図３と図５は入力データレジスタのデータ
保持回路である。図３において、SCAN_HOLD信号が"L"の
時は、図２の従来の回路と論理的に等価になる。スキャ
ン動作時、SCAN_HOLD信号が"H"になると、各スキャンフ
リップフロップはその出力の状態を取り込み、結果的に
スキャンフリップフロップは前値を保持する。
保持回路である。図３において、SCAN_HOLD信号が"L"の
時は、図２の従来の回路と論理的に等価になる。スキャ
ン動作時、SCAN_HOLD信号が"H"になると、各スキャンフ
リップフロップはその出力の状態を取り込み、結果的に
スキャンフリップフロップは前値を保持する。
【００２１】図５において、SCAN_HOLD信号が"L"の時
は、図４の従来の回路と論理的に等価になる。スキャン
動作時、SCAN_HOLD信号が"H"になると、スキャンフリッ
プフロップのテストクロックは停止し、スキャンフリッ
プフロップは前値を保持する。
は、図４の従来の回路と論理的に等価になる。スキャン
動作時、SCAN_HOLD信号が"H"になると、スキャンフリッ
プフロップのテストクロックは停止し、スキャンフリッ
プフロップは前値を保持する。
【００２２】図７は、図1の本発明の回路の書き込み時
の動作タイミングを示す。図７は、データ5ビット,アド
レス3ビットのRAMの0番地、2番地、4番地、6番地の書き
込み動作のタイミングである。1ワード目のみ8クロック
要するが、2ワード目以降は3ビットでよいことがわか
る。データ5ビット,アドレス3ビットのRAMについて、チ
ェッカーボートのパターンでは、従来の回路で書き込み
テストに要するクロック数は、(3+5)x8=64クロックであ
る。本発明の回路では、((3+5)x1+3x3)x2=34クロックに
なり、47%のクロック数の削減になる。マーチングのパ
ターンでは、従来の回路で書き込みテストに要するクロ
ック数は、(3+5)x8=64クロックである。本発明の回路で
は、(3+5)x1+3x7=29クロックになり、55%のクロック数
の削減になる。一般に、(データのビット長/アドレスの
ビット長)の値が大きいと削減率は大きくなる。
の動作タイミングを示す。図７は、データ5ビット,アド
レス3ビットのRAMの0番地、2番地、4番地、6番地の書き
込み動作のタイミングである。1ワード目のみ8クロック
要するが、2ワード目以降は3ビットでよいことがわか
る。データ5ビット,アドレス3ビットのRAMについて、チ
ェッカーボートのパターンでは、従来の回路で書き込み
テストに要するクロック数は、(3+5)x8=64クロックであ
る。本発明の回路では、((3+5)x1+3x3)x2=34クロックに
なり、47%のクロック数の削減になる。マーチングのパ
ターンでは、従来の回路で書き込みテストに要するクロ
ック数は、(3+5)x8=64クロックである。本発明の回路で
は、(3+5)x1+3x7=29クロックになり、55%のクロック数
の削減になる。一般に、(データのビット長/アドレスの
ビット長)の値が大きいと削減率は大きくなる。
【００２３】図８は、図１の本発明の回路のアドレスレ
ジスタのアドレス設定を短縮する方法とその動作を示
す。図８は、3ビットのアドレスの偶数全て、即ち0、
2、4、6を設定する場合である。図７の例では、1つのア
ドレスの設定には、SCAN_INからのデータ3ビットを要す
るとした。しかし、アドレスの設定の順序を組み替える
ことにより、設定に要するビット数を減らすことができ
る。図８に示すように、最初にアドレスレジスタを"0 0
0"(0)に設定する。次に、スキャン動作で1ビット右シ
フトし、MSBにはSCAN_INのデータ"1"が入る。アドレス
レジスタは"1 0 0"(4)になる。SCAN_INのデータを順に"
1","0","1","0"とすると、アドレスレジスタは"1 1 0"
(6),"0 1 1","1 0 1","0 1 0"(2)になる。従来のアドレ
ス設定に要するビット数は3 x 4 = 12であるのに対し、
この場合は3 + 1 + 1 + 3 = 8となる。図９は、アドレ
ス設定が図８の場合の書き込み動作タイミングを示す。
図８のアドレス設定短縮の方法によれば、データ5ビッ
ト,アドレス3ビットのRAMについて、チェッカーボード
のパターンでは、書き込みに要するクロック数は、((3+
5)x1+(1+1+3))x2=26になり、従来回路より59%のクロッ
ク数の削減になる。また、マーチングのパターンでは、
書き込みに要するクロック数は、((3+5)x1+1x7)=15にな
り、従来回路より77%のクロック数の削減になる。
ジスタのアドレス設定を短縮する方法とその動作を示
す。図８は、3ビットのアドレスの偶数全て、即ち0、
2、4、6を設定する場合である。図７の例では、1つのア
ドレスの設定には、SCAN_INからのデータ3ビットを要す
るとした。しかし、アドレスの設定の順序を組み替える
ことにより、設定に要するビット数を減らすことができ
る。図８に示すように、最初にアドレスレジスタを"0 0
0"(0)に設定する。次に、スキャン動作で1ビット右シ
フトし、MSBにはSCAN_INのデータ"1"が入る。アドレス
レジスタは"1 0 0"(4)になる。SCAN_INのデータを順に"
1","0","1","0"とすると、アドレスレジスタは"1 1 0"
(6),"0 1 1","1 0 1","0 1 0"(2)になる。従来のアドレ
ス設定に要するビット数は3 x 4 = 12であるのに対し、
この場合は3 + 1 + 1 + 3 = 8となる。図９は、アドレ
ス設定が図８の場合の書き込み動作タイミングを示す。
図８のアドレス設定短縮の方法によれば、データ5ビッ
ト,アドレス3ビットのRAMについて、チェッカーボード
のパターンでは、書き込みに要するクロック数は、((3+
5)x1+(1+1+3))x2=26になり、従来回路より59%のクロッ
ク数の削減になる。また、マーチングのパターンでは、
書き込みに要するクロック数は、((3+5)x1+1x7)=15にな
り、従来回路より77%のクロック数の削減になる。
【００２４】ところで、本実施例(図1と図3及び図5の回
路図)は、従来の図1と図2及び図4と比較すると、入力デ
ータレジスタのデータ保持回路を必要とするが、この回
路はマルチプレクサ又は基本ゲートの極めて小規模の回
路で構成できる。また、SCAN_HOLD端子は、通常の外部
端子と共用が可能であり、テスト用の外部端子の追加は
不要である。更に、SCAN_HOLD信号を無効にすれば、ア
ドレスとデータ組み合わせを任意に設定することができ
るのは言うまでもない。従って、本発明の回路によりア
ドレスとデータの組み合わせを制限されることはなく、
RAMの故障診断も容易にできる。
路図)は、従来の図1と図2及び図4と比較すると、入力デ
ータレジスタのデータ保持回路を必要とするが、この回
路はマルチプレクサ又は基本ゲートの極めて小規模の回
路で構成できる。また、SCAN_HOLD端子は、通常の外部
端子と共用が可能であり、テスト用の外部端子の追加は
不要である。更に、SCAN_HOLD信号を無効にすれば、ア
ドレスとデータ組み合わせを任意に設定することができ
るのは言うまでもない。従って、本発明の回路によりア
ドレスとデータの組み合わせを制限されることはなく、
RAMの故障診断も容易にできる。
【００２５】また、図1に示す様に、2個以上のSRAMに対
しては、共通のSCAN_HOLD信号により2個以上のSCANデー
タ保持回路を同時に有効にすることにより、クロック数
の削減をしつつ、同時並行して書き込みテストができ
る。
しては、共通のSCAN_HOLD信号により2個以上のSCANデー
タ保持回路を同時に有効にすることにより、クロック数
の削減をしつつ、同時並行して書き込みテストができ
る。
【００２６】
【発明の効果】本発明のRAMテスト回路装置によれば、
スキャン方式のRAMテスト回路装置のテスト時間とテス
トパターンのサイズを大幅に縮小化させることができる
という効果が奏される。
スキャン方式のRAMテスト回路装置のテスト時間とテス
トパターンのサイズを大幅に縮小化させることができる
という効果が奏される。
【図１】本発明のRAMテスト回路装置の回路図
【図２】従来の入力データレジスタの回路図
【図３】本発明の入力データレジスタの回路図
【図４】従来の入力データレジスタの回路図
【図５】本発明の入力データレジスタの回路図
【図６】従来のRAMテスト回路装置の書き込み時の動作
説明図
説明図
【図７】本発明のRAMテスト回路装置の書き込み時の動
作説明図
作説明図
【図８】本発明のRAMテスト回路装置のアドレスレジス
タの動作説明図
タの動作説明図
【図９】本発明のRAMテスト回路装置の書き込み時の動
作説明図
作説明図
【図１０】従来のRAMテスト回路装置の回路図
１ 制御回路 ２ 入力データレジスタ ３ アドレスレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 7630−4Ｍ 27/105
Claims (3)
- 【請求項１】メモリのテスト回路装置において、メモリ
が入力データレジスタと出力データレジスタとアドレス
レジスタを有し、前記メモリの入力データレジスタと出
力データレジスタとアドレスレジスタがスキャンフリッ
プフロップで構成され、前記スキャンフリップフロップ
はアドレスレジスタ,入力データレジスタ,出力データレ
ジスタの順にデータをシフトするスキャンチェーンを有
し、テスト端子の状態によりスキャン動作時に入力デー
タレジスタのデータを保持する制御回路を有することを
特徴とするスキャン方式のメモリテスト回路装置。 - 【請求項２】請求項１記載のメモリの入力データレジス
タを構成するスキャンフリップフロップが、前段からの
スキャンチェーンと自段の出力を入力信号としテスト端
子によりいずれかを選択し自段のスキャンインに接続す
る構造を有することを特徴とするスキャン方式のメモリ
テスト回路装置。 - 【請求項３】請求項１記載のメモリの入力データレジス
タを構成するスキャンフリップフロップが、テスト端子
により前記スキャンフリップフロップのクロックをスキ
ャン動作時に停止する構造を有することを特徴とするス
キャン方式のメモリテスト回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084262A JPH06295597A (ja) | 1993-04-12 | 1993-04-12 | メモリテスト回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084262A JPH06295597A (ja) | 1993-04-12 | 1993-04-12 | メモリテスト回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295597A true JPH06295597A (ja) | 1994-10-21 |
Family
ID=13825544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5084262A Pending JPH06295597A (ja) | 1993-04-12 | 1993-04-12 | メモリテスト回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9064596B2 (en) | 2013-02-12 | 2015-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9294075B2 (en) | 2013-03-14 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1993
- 1993-04-12 JP JP5084262A patent/JPH06295597A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9064596B2 (en) | 2013-02-12 | 2015-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9294075B2 (en) | 2013-03-14 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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