JPH0441634Y2 - - Google Patents
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- Publication number
- JPH0441634Y2 JPH0441634Y2 JP1990065951U JP6595190U JPH0441634Y2 JP H0441634 Y2 JPH0441634 Y2 JP H0441634Y2 JP 1990065951 U JP1990065951 U JP 1990065951U JP 6595190 U JP6595190 U JP 6595190U JP H0441634 Y2 JPH0441634 Y2 JP H0441634Y2
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- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- pulse
- frequency
- gate
- Prior art date
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- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Electric Clocks (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案はデジタルデータの設定装置に関するも
のである。 ［従来の技術］ 例えば水晶時計の緩急を行う場合に、分周回路
からの出力パルスに一定周期ごとにパルスを加入
したり、除去して周波数調整を行う、いわゆる論
理緩急がある。この調整量を指定するデータは不
揮発性の記憶回路に設定されるもので、この設定
のために、集積回路から多数のピンを導出しなけ
ればならなかつた。 そこで少ないピン数で周波数調整を行う技術と
して特開昭55−118207号公報に開示されたものが
ある。これは、サーミスタと抵抗を直列接続し、
その中間端子の電位をＡ／Ｄ変換し、この出力に
基いて発振回路の周波数を調整するものである。 ［解決しようとする課題］ しかしながらこれによると、Ａ／Ｄ変換回路と
して、複数の抵抗と比較回路を必要とし、回路構
成が複雑なるとともに抵抗値の合せ込みが難しい
という欠点がある。 本考案は、簡単な回路構成で、設定容易なデジ
タルデータの設定装置を提供することを目的とし
ている。 ［課題を解決するための手段］ 本考案は、第１の抵抗を構成要素としその抵抗
値に応じて発振周波数が可変の第１の発振回路
と、第２の抵抗を構成要素としその抵抗値に応じ
て発振周波数が可変の第２の発振回路と、この第
２の発振回路からの出力信号の周期に対応した幅
のゲートパルスを生じるパルス発生回路と、第１
の発振回路かの出力信号の周期に対応したパルス
を上記ゲートパルスの発生中通過させるゲート回
路と、このゲート回路から生じるパルスを計数す
るカウンタとからなり、この計数内容をデジタル
データとして設定することにより、上記課題を解
決するものである。 ［実施例］ 以下本考案の一実施例を図面に基いて説明す
る。図面において、Ｑは水晶発振器、D1，D2は
分周器で、これらがクロツクパルス発生器を構成
している。Ａは周波数調整を行う制御回路であ
る。OS１は第１の発振回路で、インバータE11，
E12、抵抗ｒおよびコンデンサＣを集積回路内に
形成し、第１の抵抗r1を外付けしたものである。
OS２は第２の発振回路で、インバータE21，E22、
抵抗ｒおよびコンデンサＣを集積回路内に形成
し、第２の抵抗r2を外付けしたものである。F1〜
F3はフリツプフロツプ回路で、フリツプフロツ
プ回路F2がパルス発生回路を構成している。CT
はカウンタ、Ｇはゲート回路、Ｗはワンシヨツト
パルス発生回路、S1はアナログスイツチである。 以上の構成において、発振回路OS１，OS２の
発振周波数は抵抗r1，r2の抵抗値に逆比例したも
のとなる。そこで、例えばカウンタCTに数値５
を設定する場合には、抵抗r1，r2の抵抗値の比を
１：５に設定する。 そして電源を投入して端子Ｐに１パルスが供給
されると、ワンシヨツトパルス発生回路Ｗからパ
ルスが生じ、フリツプフロツプ回路F1，F2およ
びカウンタCTがリセツトされるとともにフリツ
プフロツプ回路F3がセツトされる。フリツプフ
ロツプ回路F3の出力によつてアナログスイツチ
S1がオンになり、インバータE11〜E22に電源が供
給されて、発振回路OS１，OS２が発振を開始す
る。この発振が安定した後に、ワンシヨツトパル
ス発生器Ｗからのパルスが停止するようにそのパ
ルス幅を設定してあり、その停止によつてフリツ
プフロツプ回路F1，F2およびカウンタCTのリセ
ツトが解除される。このリセツト解除によつてフ
リツプフロツプ回路F1，F2からはそれぞれ発振
回路OS１，OS２の発振周波数の1/2の周波数出
力が生じ、フリツプフロツプ回路F2からのゲー
トパルスによつてゲート回路Ｇが開いている間に
フリツプフロツプ回路F1からのパルスが５パル
ス通過する。これがカウンタCTでカウントされ
て５が設定される。そしてフリツプフロツプ回路
F2からの上記パルスが１パルス発生し終ると、
フリツプフロツプ回路F3がトリガされてアナロ
グスイツチS1がオフになる。そのため、発振回路
OS１，OS２の発振が停止し、データの設定が終
了する。 カウンタCTの上記設定値によつて、制御回路
Ａは分周器D1からの出力パルスに所定周期ごと
にパルスを加入あるいは除去して周波数が調整さ
れる。 なお、周波数調整は上記のように、所定周期で
パルスを加入あるいは除去するのに限らず、分周
器として可変分周器を用い、設定されたデータに
よつて分周比を指定して周波数調整を行うように
してもよい。 ［効果］ 本考案によれば、抵抗値に応じて発振周波数が
変化する２つの発振回路を用い、一方の発振回路
の出力信号の周期に対応した時間の間他方の発振
回路の出力信号に対応したパルスをカウンタで計
数し、その値をデジタルデータとして設定するよ
うにしたので、構成および調整が簡単な回路構成
によつてデジタルデータを設定でき、しかもデー
タ設定用の入力端子が少なくてすむとともにＰ−
ROM等の特殊な記憶回路が不要となり、安価に
構成できる。
のである。 ［従来の技術］ 例えば水晶時計の緩急を行う場合に、分周回路
からの出力パルスに一定周期ごとにパルスを加入
したり、除去して周波数調整を行う、いわゆる論
理緩急がある。この調整量を指定するデータは不
揮発性の記憶回路に設定されるもので、この設定
のために、集積回路から多数のピンを導出しなけ
ればならなかつた。 そこで少ないピン数で周波数調整を行う技術と
して特開昭55−118207号公報に開示されたものが
ある。これは、サーミスタと抵抗を直列接続し、
その中間端子の電位をＡ／Ｄ変換し、この出力に
基いて発振回路の周波数を調整するものである。 ［解決しようとする課題］ しかしながらこれによると、Ａ／Ｄ変換回路と
して、複数の抵抗と比較回路を必要とし、回路構
成が複雑なるとともに抵抗値の合せ込みが難しい
という欠点がある。 本考案は、簡単な回路構成で、設定容易なデジ
タルデータの設定装置を提供することを目的とし
ている。 ［課題を解決するための手段］ 本考案は、第１の抵抗を構成要素としその抵抗
値に応じて発振周波数が可変の第１の発振回路
と、第２の抵抗を構成要素としその抵抗値に応じ
て発振周波数が可変の第２の発振回路と、この第
２の発振回路からの出力信号の周期に対応した幅
のゲートパルスを生じるパルス発生回路と、第１
の発振回路かの出力信号の周期に対応したパルス
を上記ゲートパルスの発生中通過させるゲート回
路と、このゲート回路から生じるパルスを計数す
るカウンタとからなり、この計数内容をデジタル
データとして設定することにより、上記課題を解
決するものである。 ［実施例］ 以下本考案の一実施例を図面に基いて説明す
る。図面において、Ｑは水晶発振器、D1，D2は
分周器で、これらがクロツクパルス発生器を構成
している。Ａは周波数調整を行う制御回路であ
る。OS１は第１の発振回路で、インバータE11，
E12、抵抗ｒおよびコンデンサＣを集積回路内に
形成し、第１の抵抗r1を外付けしたものである。
OS２は第２の発振回路で、インバータE21，E22、
抵抗ｒおよびコンデンサＣを集積回路内に形成
し、第２の抵抗r2を外付けしたものである。F1〜
F3はフリツプフロツプ回路で、フリツプフロツ
プ回路F2がパルス発生回路を構成している。CT
はカウンタ、Ｇはゲート回路、Ｗはワンシヨツト
パルス発生回路、S1はアナログスイツチである。 以上の構成において、発振回路OS１，OS２の
発振周波数は抵抗r1，r2の抵抗値に逆比例したも
のとなる。そこで、例えばカウンタCTに数値５
を設定する場合には、抵抗r1，r2の抵抗値の比を
１：５に設定する。 そして電源を投入して端子Ｐに１パルスが供給
されると、ワンシヨツトパルス発生回路Ｗからパ
ルスが生じ、フリツプフロツプ回路F1，F2およ
びカウンタCTがリセツトされるとともにフリツ
プフロツプ回路F3がセツトされる。フリツプフ
ロツプ回路F3の出力によつてアナログスイツチ
S1がオンになり、インバータE11〜E22に電源が供
給されて、発振回路OS１，OS２が発振を開始す
る。この発振が安定した後に、ワンシヨツトパル
ス発生器Ｗからのパルスが停止するようにそのパ
ルス幅を設定してあり、その停止によつてフリツ
プフロツプ回路F1，F2およびカウンタCTのリセ
ツトが解除される。このリセツト解除によつてフ
リツプフロツプ回路F1，F2からはそれぞれ発振
回路OS１，OS２の発振周波数の1/2の周波数出
力が生じ、フリツプフロツプ回路F2からのゲー
トパルスによつてゲート回路Ｇが開いている間に
フリツプフロツプ回路F1からのパルスが５パル
ス通過する。これがカウンタCTでカウントされ
て５が設定される。そしてフリツプフロツプ回路
F2からの上記パルスが１パルス発生し終ると、
フリツプフロツプ回路F3がトリガされてアナロ
グスイツチS1がオフになる。そのため、発振回路
OS１，OS２の発振が停止し、データの設定が終
了する。 カウンタCTの上記設定値によつて、制御回路
Ａは分周器D1からの出力パルスに所定周期ごと
にパルスを加入あるいは除去して周波数が調整さ
れる。 なお、周波数調整は上記のように、所定周期で
パルスを加入あるいは除去するのに限らず、分周
器として可変分周器を用い、設定されたデータに
よつて分周比を指定して周波数調整を行うように
してもよい。 ［効果］ 本考案によれば、抵抗値に応じて発振周波数が
変化する２つの発振回路を用い、一方の発振回路
の出力信号の周期に対応した時間の間他方の発振
回路の出力信号に対応したパルスをカウンタで計
数し、その値をデジタルデータとして設定するよ
うにしたので、構成および調整が簡単な回路構成
によつてデジタルデータを設定でき、しかもデー
タ設定用の入力端子が少なくてすむとともにＰ−
ROM等の特殊な記憶回路が不要となり、安価に
構成できる。
図面は本考案の一実施例を示した電気回路図で
ある。 Ｑ……水晶発振器、Ｄ１，Ｄ２……分周器、Ａ
……制御回路、CT……カウンタ、OS１……第１
の発振回路、OS２……第２の発振回路、r1……
第１の抵抗、r2……第２の抵抗、F2……パルス発
生回路、Ｇ……ゲート回路。
ある。 Ｑ……水晶発振器、Ｄ１，Ｄ２……分周器、Ａ
……制御回路、CT……カウンタ、OS１……第１
の発振回路、OS２……第２の発振回路、r1……
第１の抵抗、r2……第２の抵抗、F2……パルス発
生回路、Ｇ……ゲート回路。
Claims (1)
- 第１の抵抗を構成要素としその抵抗値に応じて
発振周波数が可変の第１の発振回路と、第２の抵
抗を構成要素としその抵抗値に応じて発振周波数
が可変の第２の発振回路と、この第２の発振回路
からの出力信号の周期に対応した幅のゲートパル
スを生じるパルス発生回路と、第１の発振回路か
らの出力信号の周期に対応したパルスを上記ゲー
トパルスの発生中通過させるゲート回路と、この
ゲート回路から生じるパルスを計数するカウンタ
とからなり、このカウンタの計数内容をデジタル
ータとして設定することを特徴とするデジタルデ
ータの設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990065951U JPH0441634Y2 (ja) | 1990-06-21 | 1990-06-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990065951U JPH0441634Y2 (ja) | 1990-06-21 | 1990-06-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH039537U JPH039537U (ja) | 1991-01-29 |
| JPH0441634Y2 true JPH0441634Y2 (ja) | 1992-09-30 |
Family
ID=31598248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990065951U Expired JPH0441634Y2 (ja) | 1990-06-21 | 1990-06-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441634Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735461Y2 (ja) * | 1977-10-08 | 1982-08-05 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315734A (en) * | 1976-07-28 | 1978-02-14 | Toshiba Electronic Systems | System for generating synchronous clock |
| JPS5360150A (en) * | 1976-11-10 | 1978-05-30 | Fujitsu Ltd | Instantaneous leading-in system for digital phase lock loop |
| JPS55118207A (en) * | 1979-03-05 | 1980-09-11 | Toshiba Corp | Non-linear type characteristic compensation system |
-
1990
- 1990-06-21 JP JP1990065951U patent/JPH0441634Y2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315734A (en) * | 1976-07-28 | 1978-02-14 | Toshiba Electronic Systems | System for generating synchronous clock |
| JPS5360150A (en) * | 1976-11-10 | 1978-05-30 | Fujitsu Ltd | Instantaneous leading-in system for digital phase lock loop |
| JPS55118207A (en) * | 1979-03-05 | 1980-09-11 | Toshiba Corp | Non-linear type characteristic compensation system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039537U (ja) | 1991-01-29 |
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