JPH0112431Y2 - - Google Patents
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- Publication number
- JPH0112431Y2 JPH0112431Y2 JP1980017961U JP1796180U JPH0112431Y2 JP H0112431 Y2 JPH0112431 Y2 JP H0112431Y2 JP 1980017961 U JP1980017961 U JP 1980017961U JP 1796180 U JP1796180 U JP 1796180U JP H0112431 Y2 JPH0112431 Y2 JP H0112431Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- pulse
- circuit
- input signal
- Prior art date
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- Expired
Links
- 230000001934 delay Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Description
【考案の詳細な説明】
本考案はデジタル回路における遅延パルス発生
回路に関するものである。
回路に関するものである。
デジタル回路例えばテレメータ装置の停電検出
回路においては、ある入力信号が“１”から
“０”になつたら一定の時間t1経過後、この入力
信号が“０”を継続していれば“０”が“１”に
なるまで、また、この入力信号がすでに“１”に
なつていれば一定のパルス幅t2だけ信号を出力す
る遅延パルス発生回路が必要になる。
回路においては、ある入力信号が“１”から
“０”になつたら一定の時間t1経過後、この入力
信号が“０”を継続していれば“０”が“１”に
なるまで、また、この入力信号がすでに“１”に
なつていれば一定のパルス幅t2だけ信号を出力す
る遅延パルス発生回路が必要になる。
従来のこの種の遅延パルス発生回路を第１図
に、そのタイムチヤートを第２図に示す。第１図
において、入力信号ａ（第２図ａ参照）は信号が
“１”から“０”になるときの立下りパルスで起
動してパルス幅t1のパルスを発生するワンシヨツ
トマルチバイブレータ（Ｍ／Ｍ）１に入力され、
この出力はインバータ２，３，４とCR時定数
回路５より予め遅延時間t2が設定された遅延回路
およびナンドゲート６にそれぞれ入力されてお
り、前記出力の信号ｂ（第２図ｂ参照）が“０”
から“１”になつたときナンドゲート６はワンシ
ヨツトマルチバイブレータ１の出力とインバー
タ４の出力ｃ（第２図ｃ参照）とのナンド出力と
して時間幅t2のパルスｄ（第２図ｄ参照）を発生
する。このパルスｄは１つの出力信号としてナン
ドゲート９に入力するとともに、入力信号ａの継
続中か否かを判定するためのフリツプフロツプ
（Ｆ／Ｆ）７のセツト側に与えられる。一方、フ
リツプフロツプ７のリセツト側には入力信号ａを
インバータ８により反転させた信号が与えられて
いる。このフリツプフロツプ７の側出力は入力
信号ａが“１”から“０”になつてからワンシヨ
ツトマルチバイブレータ１のパルス幅t1に相当す
る時間経過後も“０”が継続していれば、この信
号が“０”から“１”になるまで“０”を出力
し、継続していなければ“１”のままである信号
ｅが得られる（第２図ｅ参照）。したがつて、ナ
ンドゲート６の信号ｄおよびフリツプフロツプ７
の信号ｅのオア信号を得るためのナンドゲート
９およびインバータ１０を通して所期の目的とす
る出力信号ｆ（第２図ｆ参照）を取出すことがで
きる。
に、そのタイムチヤートを第２図に示す。第１図
において、入力信号ａ（第２図ａ参照）は信号が
“１”から“０”になるときの立下りパルスで起
動してパルス幅t1のパルスを発生するワンシヨツ
トマルチバイブレータ（Ｍ／Ｍ）１に入力され、
この出力はインバータ２，３，４とCR時定数
回路５より予め遅延時間t2が設定された遅延回路
およびナンドゲート６にそれぞれ入力されてお
り、前記出力の信号ｂ（第２図ｂ参照）が“０”
から“１”になつたときナンドゲート６はワンシ
ヨツトマルチバイブレータ１の出力とインバー
タ４の出力ｃ（第２図ｃ参照）とのナンド出力と
して時間幅t2のパルスｄ（第２図ｄ参照）を発生
する。このパルスｄは１つの出力信号としてナン
ドゲート９に入力するとともに、入力信号ａの継
続中か否かを判定するためのフリツプフロツプ
（Ｆ／Ｆ）７のセツト側に与えられる。一方、フ
リツプフロツプ７のリセツト側には入力信号ａを
インバータ８により反転させた信号が与えられて
いる。このフリツプフロツプ７の側出力は入力
信号ａが“１”から“０”になつてからワンシヨ
ツトマルチバイブレータ１のパルス幅t1に相当す
る時間経過後も“０”が継続していれば、この信
号が“０”から“１”になるまで“０”を出力
し、継続していなければ“１”のままである信号
ｅが得られる（第２図ｅ参照）。したがつて、ナ
ンドゲート６の信号ｄおよびフリツプフロツプ７
の信号ｅのオア信号を得るためのナンドゲート
９およびインバータ１０を通して所期の目的とす
る出力信号ｆ（第２図ｆ参照）を取出すことがで
きる。
しかし、このように構成された従来の回路で
は、入力信号の継続を判定するためのフリツプフ
ロツプを必要とするため、回路構成が複雑にな
り、コスト高を招く欠点があつた。
は、入力信号の継続を判定するためのフリツプフ
ロツプを必要とするため、回路構成が複雑にな
り、コスト高を招く欠点があつた。
本考案は、上記した従来の欠点を除去するため
に、入力信号の継続を判定するためのフリツプフ
ロツプを用いることなく、比較回路のみで回路を
構成することにより、その簡略化を可能にした遅
延パルス発生回路を提供するものである。
に、入力信号の継続を判定するためのフリツプフ
ロツプを用いることなく、比較回路のみで回路を
構成することにより、その簡略化を可能にした遅
延パルス発生回路を提供するものである。
以下、本考案を図面に基いて詳細に説明する。
第３図は本考案にかかる遅延パルス発生回路の
一実施例を示す回路構成図である。第３図におい
て、１１は入力信号が“１”から“０”になると
きの立下りパルスで起動してパルス幅t1のパルス
を発生するワンシヨツトマルチバイブレータ
（Ｍ／Ｍ）、１２および１３はインバータ、１４は
抵抗ＲとコンデンサＣよりなる時定数回路であ
り、これらインバータ１２，１３と時定数回路１
４は予め遅延時間t2が設定された遅延回路を構成
している。１５および１６はインバータ、１７は
時定数回路１４の信号とインバータ１６の信号を
入力とするノアゲート、１８はワンシヨツトマル
チバイブレータ１１の信号とノアゲート１７の
信号を入力とするナンドゲートである。なお、イ
ンバータ１５，１６は、ナンドゲート１８に入力
されるワンシヨツトマルチバイブレータ１１の
出力の遅れに相当する遅延時間を有し、一種の遅
延回路を構成している。
一実施例を示す回路構成図である。第３図におい
て、１１は入力信号が“１”から“０”になると
きの立下りパルスで起動してパルス幅t1のパルス
を発生するワンシヨツトマルチバイブレータ
（Ｍ／Ｍ）、１２および１３はインバータ、１４は
抵抗ＲとコンデンサＣよりなる時定数回路であ
り、これらインバータ１２，１３と時定数回路１
４は予め遅延時間t2が設定された遅延回路を構成
している。１５および１６はインバータ、１７は
時定数回路１４の信号とインバータ１６の信号を
入力とするノアゲート、１８はワンシヨツトマル
チバイブレータ１１の信号とノアゲート１７の
信号を入力とするナンドゲートである。なお、イ
ンバータ１５，１６は、ナンドゲート１８に入力
されるワンシヨツトマルチバイブレータ１１の
出力の遅れに相当する遅延時間を有し、一種の遅
延回路を構成している。
次に、上記実施例の動作を第４図に示すタイム
チヤートを用いて説明する。入力信号ａ（第４図
ａ参照）が“１”から“０”になると、その立下
りパルスでワンシヨツトマルチバイブレータ１１
は起動してパルス幅t1のパルスを出力として得
（第４図ｂ参照）、この出力がインバータ１２，
１３と時定数回路１４とノアゲート１７とからな
る遅延回路およびナンドゲート１８にそれぞれ入
力される。このとき、前記ノアゲート１７は、第
４図ｃに示すように、入力信号ａが“０”を継続
していればその“０”の信号が“１”になるまで
インバータ１５，１６を介して入力される入力信
号ａのパルス幅に相当する信号を出力するととも
に、入力信号ａがすでに“１”になつていれば一
定のパルス幅つまり上記遅延回路の遅延時間t2に
相当するパルス幅t2を有する信号を出力する。し
たがつて、ナンドゲート１８はワンシヨツトマル
チバイブレータ１１の信号とノアゲート１７の
信号とを論理的に比較演算し、このナンドゲート
１８からは第４図ｄに示す波形の信号を所期の出
力信号として取出すことができ、従来の出力信号
（第２図ｆ参照）と全く同一の波形を得ることが
できる。このように、上記実施例では、遅延回路
を構成する従来のインバータ４に替えてノアゲー
ト１７を設け、入力信号ａをインバータ１５およ
び１６の素子の遅延分だけ遅らした信号をオア入
力とすることによつて、従来のように入力信号の
継続を判定するためのフリツプフロツプが不要に
なり、簡単な回路で従来と同一の信号波形を得る
ことができる。
チヤートを用いて説明する。入力信号ａ（第４図
ａ参照）が“１”から“０”になると、その立下
りパルスでワンシヨツトマルチバイブレータ１１
は起動してパルス幅t1のパルスを出力として得
（第４図ｂ参照）、この出力がインバータ１２，
１３と時定数回路１４とノアゲート１７とからな
る遅延回路およびナンドゲート１８にそれぞれ入
力される。このとき、前記ノアゲート１７は、第
４図ｃに示すように、入力信号ａが“０”を継続
していればその“０”の信号が“１”になるまで
インバータ１５，１６を介して入力される入力信
号ａのパルス幅に相当する信号を出力するととも
に、入力信号ａがすでに“１”になつていれば一
定のパルス幅つまり上記遅延回路の遅延時間t2に
相当するパルス幅t2を有する信号を出力する。し
たがつて、ナンドゲート１８はワンシヨツトマル
チバイブレータ１１の信号とノアゲート１７の
信号とを論理的に比較演算し、このナンドゲート
１８からは第４図ｄに示す波形の信号を所期の出
力信号として取出すことができ、従来の出力信号
（第２図ｆ参照）と全く同一の波形を得ることが
できる。このように、上記実施例では、遅延回路
を構成する従来のインバータ４に替えてノアゲー
ト１７を設け、入力信号ａをインバータ１５およ
び１６の素子の遅延分だけ遅らした信号をオア入
力とすることによつて、従来のように入力信号の
継続を判定するためのフリツプフロツプが不要に
なり、簡単な回路で従来と同一の信号波形を得る
ことができる。
なお、本考案は、上記実施例のものに限らず、
到来する入力信号ａを、ナンドゲート１８に入力
するワンシヨツトマルチバイブレータ１１の出
力の遅れ分だけ遅延させるインバータ１５および
１６をノアゲート１７とナンドゲート１８間に構
成したり、前記インバータ１５および１６の遅延
時間をノアゲート１７にもたせることによりそれ
らを省くこともできる。また比較機能を有するノ
アゲート１７およびナンドゲート１８を他のロジ
ツクゲートで置き換えたり、さらにワンシヨツト
マルチバイブレータ１１をそれと同一機能をもつ
通常のパルス発生器に置き換えたりすることな
ど、種々の変更を行なうことができる。
到来する入力信号ａを、ナンドゲート１８に入力
するワンシヨツトマルチバイブレータ１１の出
力の遅れ分だけ遅延させるインバータ１５および
１６をノアゲート１７とナンドゲート１８間に構
成したり、前記インバータ１５および１６の遅延
時間をノアゲート１７にもたせることによりそれ
らを省くこともできる。また比較機能を有するノ
アゲート１７およびナンドゲート１８を他のロジ
ツクゲートで置き換えたり、さらにワンシヨツト
マルチバイブレータ１１をそれと同一機能をもつ
通常のパルス発生器に置き換えたりすることな
ど、種々の変更を行なうことができる。
以上のように、本考案の遅延パルス発生回路に
よれば、非常に簡略化された回路で機能を実現す
ることができ、経済的な回路を提供することがで
きるという効果がある。
よれば、非常に簡略化された回路で機能を実現す
ることができ、経済的な回路を提供することがで
きるという効果がある。
第１図は従来の遅延パルス発生回路の一例を示
す回路構成図、第２図ａ乃至ｆは第１図の各部の
タイムチヤート図、第３図は本考案にかかる遅延
パルス発生回路の一実施例を示す回路構成図、第
４図ａ乃至ｄは第３図の各部のタイムチヤート図
である。 １１……ワンシヨツトマルチバイブレータ、１
２，１３……インバータ、１４……時定数回路、
１５，１６……インバータ、１７……ノアゲー
ト、１８……ナンドゲート。
す回路構成図、第２図ａ乃至ｆは第１図の各部の
タイムチヤート図、第３図は本考案にかかる遅延
パルス発生回路の一実施例を示す回路構成図、第
４図ａ乃至ｄは第３図の各部のタイムチヤート図
である。 １１……ワンシヨツトマルチバイブレータ、１
２，１３……インバータ、１４……時定数回路、
１５，１６……インバータ、１７……ノアゲー
ト、１８……ナンドゲート。
Claims (1)
- 到来する入力信号のレベル変化により起動して
所定のパルス幅を有するパルスを出力するパルス
発生器と、このパルス発生器から出力されるパル
スが入力されているときはそのままこのパルスを
出力し、このパルスの出力がなくなつたときその
出力を一定時間保持する第１の遅延回路と、前記
入力信号を一定時間遅らせる第２の遅延回路の出
力と前記第１の遅延回路の出力を入力するノアゲ
ートと、前記パルス発生器から出力されるパルス
と前記ノアゲートの出力を入力するナンドゲート
とから構成したことを特徴とする遅延パルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980017961U JPH0112431Y2 (ja) | 1980-02-15 | 1980-02-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980017961U JPH0112431Y2 (ja) | 1980-02-15 | 1980-02-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56121341U JPS56121341U (ja) | 1981-09-16 |
| JPH0112431Y2 true JPH0112431Y2 (ja) | 1989-04-11 |
Family
ID=29614295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980017961U Expired JPH0112431Y2 (ja) | 1980-02-15 | 1980-02-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0112431Y2 (ja) |
-
1980
- 1980-02-15 JP JP1980017961U patent/JPH0112431Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56121341U (ja) | 1981-09-16 |
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