JPS60117914A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS60117914A JPS60117914A JP58226090A JP22609083A JPS60117914A JP S60117914 A JPS60117914 A JP S60117914A JP 58226090 A JP58226090 A JP 58226090A JP 22609083 A JP22609083 A JP 22609083A JP S60117914 A JPS60117914 A JP S60117914A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- rise
- fall
- circuit
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は入力パルスの立上りと立下りの遅延時間を共に
可変出来る遅延回路に係り小規模な回路で実現出来る遅
延回路に関する。
可変出来る遅延回路に係り小規模な回路で実現出来る遅
延回路に関する。
（ｂｌ 従来技術と問題点
従来、入力パルスの立上りと立下りの遅延時間を共に可
変出来る遅延回路を構成する場合は立上り遅延回路と立
下り遅延回路を別々に設けこれ等乞直列に接続する構成
としていたｂ 以下立上り遅延回路立下り遅延回路の従来例について説
明する。
変出来る遅延回路を構成する場合は立上り遅延回路と立
下り遅延回路を別々に設けこれ等乞直列に接続する構成
としていたｂ 以下立上り遅延回路立下り遅延回路の従来例について説
明する。
第１図は従来例の立上り遅延回路のブロック図、第２図
は第１図の各部の、波形のタイムチャートで（Ａ）〜０
は第１図の８〜４点に対応している。
は第１図の各部の、波形のタイムチャートで（Ａ）〜０
は第１図の８〜４点に対応している。
転
図中１．２は反傘回路、３はアン・ド回路、Ｒ１は抵抗
、Ｃ１はコンデンサを示す。
、Ｃ１はコンデンサを示す。
入力する第１図（５）に示すパルスは、アンド回路３に
入力すると共に反転回路１にて反転され抵抗Ｒ３とコン
デンサＣ１により構成された積分回路に入力する。この
積分回路の出力は、第２図０３）に示す如く立下り時は
なだらかに立下り、立上り時は急激に立上るパルスとな
り反転回路２に入力する。反転回路２では第２図田）の
イに示す閾値レベルで識別し、職能しベルイよりレベル
が低い間第２図（Ｃ）に示す如（ルベルのパルスな出力
しアンド回路３に入力する。アンド回路３では入力する
第２図（２）に示すパルスと、第２図（Ｃ）に示すパル
スとの論理積をめ結果を出力する。この出力は第２図Ｉ
に示す如きパルスとなり、第２図（２）に示すパルスよ
り立上りが時間τ１だけ遅延したものとなる。この遅延
時間τ、は抵抗Ｒ１とコンデンサＣＩとの匝な変えるこ
とで可変出来る。
入力すると共に反転回路１にて反転され抵抗Ｒ３とコン
デンサＣ１により構成された積分回路に入力する。この
積分回路の出力は、第２図０３）に示す如く立下り時は
なだらかに立下り、立上り時は急激に立上るパルスとな
り反転回路２に入力する。反転回路２では第２図田）の
イに示す閾値レベルで識別し、職能しベルイよりレベル
が低い間第２図（Ｃ）に示す如（ルベルのパルスな出力
しアンド回路３に入力する。アンド回路３では入力する
第２図（２）に示すパルスと、第２図（Ｃ）に示すパル
スとの論理積をめ結果を出力する。この出力は第２図Ｉ
に示す如きパルスとなり、第２図（２）に示すパルスよ
り立上りが時間τ１だけ遅延したものとなる。この遅延
時間τ、は抵抗Ｒ１とコンデンサＣＩとの匝な変えるこ
とで可変出来る。
第３図は従来例の立下り遅延回路のブロック図、第４図
は第３図の各部の波形のタイムチャートで囚（Ｂ）は第
３図のａｂ点に対応している。
は第３図の各部の波形のタイムチャートで囚（Ｂ）は第
３図のａｂ点に対応している。
図中４は単安定マルチバイブレータ（以下ＭＭと称す）
、Ｒ３は抵抗、Ｃ１はコンデンサを示−九Ｍ４図（５）
に示す如きパルスがＭＭ４に入力すると、ＭＭ４はパル
スの立上りでトリガされ、第４図（Ｂ）に示す如きパル
スを発する。第４図（Ｂ）に示すパルスのパルス巾τ、
はコンデンサＣ３及び抵抗Ｒ１のｆｌｕ”ｋ変えること
により可変出来、立下りの時間を第４図（Ｂ）の時間τ
、だけ遅延さすことが出来る。
、Ｒ３は抵抗、Ｃ１はコンデンサを示−九Ｍ４図（５）
に示す如きパルスがＭＭ４に入力すると、ＭＭ４はパル
スの立上りでトリガされ、第４図（Ｂ）に示す如きパル
スを発する。第４図（Ｂ）に示すパルスのパルス巾τ、
はコンデンサＣ３及び抵抗Ｒ１のｆｌｕ”ｋ変えること
により可変出来、立下りの時間を第４図（Ｂ）の時間τ
、だけ遅延さすことが出来る。
第１図及び抛３図の遅延回路を直列に接続することで、
立上り立下りの遅延時間を共に可変出来る遅延回路が得
られるがこれでは回路規模が大きくなる欠点がある。
立上り立下りの遅延時間を共に可変出来る遅延回路が得
られるがこれでは回路規模が大きくなる欠点がある。
（ｃｌ 発明の目的
本発明の目的は上記の欠点に鑑み、小規模な回路で入力
パルスの立上り立下りの遅延時間を共に可変出歩る遅延
回路の提供にある。
パルスの立上り立下りの遅延時間を共に可変出歩る遅延
回路の提供にある。
（ｄ） 発明の構成
本発明は上記の目的ン達成するために、反転回路により
反転した入力パルスを、抵抗とコンデンサによる積分回
路に入力し、積分された出力パルスケ、立下り豆上りの
閾値レベルンヒスデリシスロ■変の出来る比較器に入力
し、該比較器の出力パルスケ出力とするようにしたこと
ｔ特徴とする。
反転した入力パルスを、抵抗とコンデンサによる積分回
路に入力し、積分された出力パルスケ、立下り豆上りの
閾値レベルンヒスデリシスロ■変の出来る比較器に入力
し、該比較器の出力パルスケ出力とするようにしたこと
ｔ特徴とする。
（ｅ） 発明の実施例
以下本発明の一実施例につき図に従って説明する。
第５図は本発明の実施例の遅延回路のブロック図、第６
図は第５図の各部の波形のタイムチャートで囚〜（［）
）は氾５図の８〜６点に対応しでいる。
図は第５図の各部の波形のタイムチャートで囚〜（［）
）は氾５図の８〜６点に対応しでいる。
図中５は反転回路、６は立下り立上りの閾値レベルをヒ
ステリシス１３Ｊ変出来る比較器、７は比較器、Ｒ３−
Ｒ６は抵抗、Ｃ３はコンデンサ、■ωは直流電圧を示す
。
ステリシス１３Ｊ変出来る比較器、７は比較器、Ｒ３−
Ｒ６は抵抗、Ｃ３はコンデンサ、■ωは直流電圧を示す
。
第６図（４）に示す入力パルスは反転回路５にて反転さ
れ第６図ｆＢ）の如きパルスとなる。このパルスは抵抗
Ｒ，コンデンサＣ３よりなる積分回路にて積分されると
出力は第６図（ｃ）に示す如く立下り時はなだらかＶＣ
′ｉ下り、立上り時は急激に立上るパルスとなる。
れ第６図ｆＢ）の如きパルスとなる。このパルスは抵抗
Ｒ，コンデンサＣ３よりなる積分回路にて積分されると
出力は第６図（ｃ）に示す如く立下り時はなだらかＶＣ
′ｉ下り、立上り時は急激に立上るパルスとなる。
比較器７の閾値レベル（第５因の０点の電位）は、比較
器７の出力がＯレベルの時は、電圧Ｖｃｃｔ抵抗Ｒ４及
び抵抗Ｒ５と抵抗Ｒ６の並列抵抗にて分圧された電位で
あるｍ６図（Ｃ）のハのレベルとなり、比較器７の出力
がルベルとなると、ルヘルの電圧にて抵抗Ｒａ −Ｒｎ
’ａ’介してアースに電流が流れ０点の電位は上昇し
第６図（ｃ）の二のレベルとなる。比較器７に入力する
第６図１ｃ）に示すパルスは、立下り時にはハの闇値レ
ベルと比較され閾値レベル以下となると比較器７の出力
は第６図Ｄ）に示す如くルベルのパルスとなる、比較器
７の出力がルベルとなると闇値レベルは上記説明の如く
二のレベルに上昇し、立上り時には二のレベルと比較さ
れ、閾値レベルを越えると比較器７の出力は第６図（Ｄ
Ｊに示す如く０レベルとなる。
器７の出力がＯレベルの時は、電圧Ｖｃｃｔ抵抗Ｒ４及
び抵抗Ｒ５と抵抗Ｒ６の並列抵抗にて分圧された電位で
あるｍ６図（Ｃ）のハのレベルとなり、比較器７の出力
がルベルとなると、ルヘルの電圧にて抵抗Ｒａ −Ｒｎ
’ａ’介してアースに電流が流れ０点の電位は上昇し
第６図（ｃ）の二のレベルとなる。比較器７に入力する
第６図１ｃ）に示すパルスは、立下り時にはハの闇値レ
ベルと比較され閾値レベル以下となると比較器７の出力
は第６図Ｄ）に示す如くルベルのパルスとなる、比較器
７の出力がルベルとなると闇値レベルは上記説明の如く
二のレベルに上昇し、立上り時には二のレベルと比較さ
れ、閾値レベルを越えると比較器７の出力は第６図（Ｄ
Ｊに示す如く０レベルとなる。
第６図（５）に示す入力パルスと第６図（６）に示す出
力パルスを比較すると立上りは時間で、遅延し、立下り
は時間τ、遅延する。
力パルスを比較すると立上りは時間で、遅延し、立下り
は時間τ、遅延する。
この遅延時間τ４．τｓＹ可便するには、積分回路の抵
抗Ｒ，コンデンサＣｓＹ変えることで第６図（Ｃ）の立
下り及び立上りの変化を変化させで又抵抗Ｒ４〜Ｒ０の
抵抗値をかえ閾値レベルを変化させることで、変化さす
ことができる。従って第５図の回路で、入力パルスの立
上り立下りの遅延時間ン共に可変出来るので、従来の立
上り立下りの遅延回路馨別々に持つものに比し回路規模
は小さくなる。
抗Ｒ，コンデンサＣｓＹ変えることで第６図（Ｃ）の立
下り及び立上りの変化を変化させで又抵抗Ｒ４〜Ｒ０の
抵抗値をかえ閾値レベルを変化させることで、変化さす
ことができる。従って第５図の回路で、入力パルスの立
上り立下りの遅延時間ン共に可変出来るので、従来の立
上り立下りの遅延回路馨別々に持つものに比し回路規模
は小さくなる。
（ｆｌ 発明の効果
以上詳細に説明せる如く、本発明によれば、小規模な回
路で入力パルスの立上り立下りの遅延時間を共に可変出
来る効果がある。
路で入力パルスの立上り立下りの遅延時間を共に可変出
来る効果がある。
第１図は従来例の立上り遅延回路のブロック図、第２図
は第１図の各部の波形のタイムチャート、第３図は従来
例の立下り遅延回路のブロック図、第４図は第３図の各
部の波形のタイムチャート、第５図は本発明の実施例の
遅延回路のブロック図、第６図は第５図の各部の波形の
タイムチャートである。 図中１．２．５は反転回路、３はアンド回路、４は単安
定マルチバイブレータ、６は立下り立上りの閾値レベル
ｔヒステリシス可変の出来る比較器、７は比較器、Ｒ１
〜Ｒ６は抵抗、Ｃ１〜Ｃ３はコンデンサ、ｖＣｃは直流
電圧を示す。 茶 １ 凹 茅 ２ 図 時開 茶３目 茅 ４ 図 −→吟闇
は第１図の各部の波形のタイムチャート、第３図は従来
例の立下り遅延回路のブロック図、第４図は第３図の各
部の波形のタイムチャート、第５図は本発明の実施例の
遅延回路のブロック図、第６図は第５図の各部の波形の
タイムチャートである。 図中１．２．５は反転回路、３はアンド回路、４は単安
定マルチバイブレータ、６は立下り立上りの閾値レベル
ｔヒステリシス可変の出来る比較器、７は比較器、Ｒ１
〜Ｒ６は抵抗、Ｃ１〜Ｃ３はコンデンサ、ｖＣｃは直流
電圧を示す。 茶 １ 凹 茅 ２ 図 時開 茶３目 茅 ４ 図 −→吟闇
Claims (1)
- 反転回路により反転した入力パルスと、抵抗とコンデン
サによる積分回路に入力し、積分された出力パルスを、
立下り立上りの閾値レベルをヒステリシス可変の出来る
比較器に入力し、該比較器の出力パルスン出力とするよ
うにしたことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226090A JPS60117914A (ja) | 1983-11-30 | 1983-11-30 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226090A JPS60117914A (ja) | 1983-11-30 | 1983-11-30 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117914A true JPS60117914A (ja) | 1985-06-25 |
Family
ID=16839661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226090A Pending JPS60117914A (ja) | 1983-11-30 | 1983-11-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117914A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185108A (ja) * | 1987-01-27 | 1988-07-30 | Matsushita Electric Works Ltd | 高周波発振回路 |
| US4903241A (en) * | 1987-10-12 | 1990-02-20 | U.S. Philips Corporation | Read circuit having a limited-bandwidth amplifier for holding the output of a delay circuit |
| EP1217740A2 (en) * | 2000-12-01 | 2002-06-26 | Hewlett-Packard Company | Adjustable phase shifter |
-
1983
- 1983-11-30 JP JP58226090A patent/JPS60117914A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185108A (ja) * | 1987-01-27 | 1988-07-30 | Matsushita Electric Works Ltd | 高周波発振回路 |
| US4903241A (en) * | 1987-10-12 | 1990-02-20 | U.S. Philips Corporation | Read circuit having a limited-bandwidth amplifier for holding the output of a delay circuit |
| EP1217740A2 (en) * | 2000-12-01 | 2002-06-26 | Hewlett-Packard Company | Adjustable phase shifter |
| EP1217740A3 (en) * | 2000-12-01 | 2003-06-11 | Hewlett-Packard Company | Adjustable phase shifter |
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