JPH0756862A - マルチプロセッサシステムの同期化方式 - Google Patents
マルチプロセッサシステムの同期化方式Info
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- JPH0756862A JPH0756862A JP5205990A JP20599093A JPH0756862A JP H0756862 A JPH0756862 A JP H0756862A JP 5205990 A JP5205990 A JP 5205990A JP 20599093 A JP20599093 A JP 20599093A JP H0756862 A JPH0756862 A JP H0756862A
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Abstract
(57)【要約】
【目的】 単一の割込信号で、これと同期する各ＣＰＵ
での割込信号を同時発生することなく生成せしめる。 【構成】 一定の周期Ｔ1 で第１の割込信号を送出する
プロセッサと、前記第１の割込信号を受け、それに同期
する前記Ｔ1 の整数分の一の周期Ｔ2 の第２の割込信号
をそれぞれ生成する複数の独自のクロックにより動作す
るプロセッサとから成るマルチプロセッサシステムにお
いて、前記複数の各プロセッサは、前記第１の割込信号
によってプリセットされ、クロックパルスを計数して周
期Ｔ2 でオーバーフローして第２の割込信号を生成し出
力するカウンタを有し、前記第１の割込信号のパルス幅
は、第１の割込信号の動作クロックパルスと第２の割込
信号を形成しているクロックパルスとの位相誤差を吸収
可能な時間幅であることを特徴とするマルチプロセッサ
システムにおける同期化方式。
での割込信号を同時発生することなく生成せしめる。 【構成】 一定の周期Ｔ1 で第１の割込信号を送出する
プロセッサと、前記第１の割込信号を受け、それに同期
する前記Ｔ1 の整数分の一の周期Ｔ2 の第２の割込信号
をそれぞれ生成する複数の独自のクロックにより動作す
るプロセッサとから成るマルチプロセッサシステムにお
いて、前記複数の各プロセッサは、前記第１の割込信号
によってプリセットされ、クロックパルスを計数して周
期Ｔ2 でオーバーフローして第２の割込信号を生成し出
力するカウンタを有し、前記第１の割込信号のパルス幅
は、第１の割込信号の動作クロックパルスと第２の割込
信号を形成しているクロックパルスとの位相誤差を吸収
可能な時間幅であることを特徴とするマルチプロセッサ
システムにおける同期化方式。
Description
【０００１】
【産業上の利用分野】本発明は、動作クロックに誤差の
あるマルチプロセッサシステムの、特に二重割込みを防
止する同期化方式に関する。
あるマルチプロセッサシステムの、特に二重割込みを防
止する同期化方式に関する。
【０００２】
【従来の技術】近年、ＦＡシステムが高度化されるにつ
れてコントローラの高性能化が要求されるようになって
きた。そのため、コントローラがマルチプロセッサ化さ
れ、各プロセッサが割込みによって相互に通信するマル
チプロセッサシステムが現われた。ところで、割込みに
ついて、メインのプロセッサ（以下ＣＰＵと記す）から
出力されるクロックパルスを各ＣＰＵの時間基準信号と
して用いている場合には、割込みタイミングの位相が変
わる等の問題は生じなかった。しかしながら、割込みの
種類が増え、割込信号線が増えるにつれて、メインＣＰ
Ｕ主導形のこの方法は妥当ではなくなった。また、マル
チプロセッサシステムにおいて、各ＣＰＵが同等のクロ
ックパルス発振器を内蔵し、１つのＣＰＵから各ＣＰＵ
に送出する一定周期の割込信号（リアルタイムクロッ
ク、以下ＲＴＣと記す）に同期してこの整数分の一の周
期で各ＣＰＵでの割込信号（以下ＩＮＴＬと記す）を生
成するカウンタを有し、システム全体の割込の同期を行
なうものもある。この割込みの同期化技術について、図
３を参照して説明する。
れてコントローラの高性能化が要求されるようになって
きた。そのため、コントローラがマルチプロセッサ化さ
れ、各プロセッサが割込みによって相互に通信するマル
チプロセッサシステムが現われた。ところで、割込みに
ついて、メインのプロセッサ（以下ＣＰＵと記す）から
出力されるクロックパルスを各ＣＰＵの時間基準信号と
して用いている場合には、割込みタイミングの位相が変
わる等の問題は生じなかった。しかしながら、割込みの
種類が増え、割込信号線が増えるにつれて、メインＣＰ
Ｕ主導形のこの方法は妥当ではなくなった。また、マル
チプロセッサシステムにおいて、各ＣＰＵが同等のクロ
ックパルス発振器を内蔵し、１つのＣＰＵから各ＣＰＵ
に送出する一定周期の割込信号（リアルタイムクロッ
ク、以下ＲＴＣと記す）に同期してこの整数分の一の周
期で各ＣＰＵでの割込信号（以下ＩＮＴＬと記す）を生
成するカウンタを有し、システム全体の割込の同期を行
なうものもある。この割込みの同期化技術について、図
３を参照して説明する。
【０００３】図３において、１は各ＣＰＵに内蔵された
クロックパルスを計数するカウンタである。カウンタ１
はクロックパルスＣＰを計数し、そのオーバーフロー信
号ＲＣは、ノアゲート４を介してロードピン *ＬＤに入
力してカウンタ１の計数値を０にプリセットすると共
に、割込信号 *ＩＮＴＬとして出力される。したがっ
て、カウンタ１はオーバーフローとプリセットを交互に
繰り返し、所定周期Ｔ2 のオーバーフロー信号ＲＣを生
成する。一方、あるＣＰＵから送出される、周期Ｔ1 の
割込信号 *ＲＴＣは、インバータ５、ノアゲート４を介
してカウンタ１のロードピン *ＬＤに入力され、カウン
タ１の計数値をプリセットすると共に、割込信号 *ＲＴ
Ｃとして出力される。いま、図２Ａに示すように、割込
信号 *ＲＴＣの周期Ｔ1 とオーバーフロー時に生成され
る割込信号 *ＩＮＴＬの周期Ｔ2 との比は整数値Ｎ（＝
４）に等しくなるように予め設定されている。したがっ
て、カウンタ１のオーバーフロー時に生成される割込信
号 *ＩＮＴＬのある周期においては、あるＣＰＵからノ
アゲート４を介してロード信号として割込信号 *ＲＴＣ
がカウンタ１に入力されると（以下、この周期を同期化
周期と記す）、カウンタ１は割込信号 *ＲＴＣによって
プリセットされるので、その計数動作は、割込信号 *Ｒ
ＴＣによって強制的に同期させられ、割込信号 *ＲＴＣ
に同期した周期Ｔ2 の割込信号 *ＩＮＴＬを出力させ
る。
クロックパルスを計数するカウンタである。カウンタ１
はクロックパルスＣＰを計数し、そのオーバーフロー信
号ＲＣは、ノアゲート４を介してロードピン *ＬＤに入
力してカウンタ１の計数値を０にプリセットすると共
に、割込信号 *ＩＮＴＬとして出力される。したがっ
て、カウンタ１はオーバーフローとプリセットを交互に
繰り返し、所定周期Ｔ2 のオーバーフロー信号ＲＣを生
成する。一方、あるＣＰＵから送出される、周期Ｔ1 の
割込信号 *ＲＴＣは、インバータ５、ノアゲート４を介
してカウンタ１のロードピン *ＬＤに入力され、カウン
タ１の計数値をプリセットすると共に、割込信号 *ＲＴ
Ｃとして出力される。いま、図２Ａに示すように、割込
信号 *ＲＴＣの周期Ｔ1 とオーバーフロー時に生成され
る割込信号 *ＩＮＴＬの周期Ｔ2 との比は整数値Ｎ（＝
４）に等しくなるように予め設定されている。したがっ
て、カウンタ１のオーバーフロー時に生成される割込信
号 *ＩＮＴＬのある周期においては、あるＣＰＵからノ
アゲート４を介してロード信号として割込信号 *ＲＴＣ
がカウンタ１に入力されると（以下、この周期を同期化
周期と記す）、カウンタ１は割込信号 *ＲＴＣによって
プリセットされるので、その計数動作は、割込信号 *Ｒ
ＴＣによって強制的に同期させられ、割込信号 *ＲＴＣ
に同期した周期Ｔ2 の割込信号 *ＩＮＴＬを出力させ
る。
【０００４】しかし、カウンタ１のオーバーフロー信号
をそのまま割込信号 *ＩＮＴＬとして用いると、次のよ
うな不都合事が生じる。同期化周期において、割込信号
*ＲＴＣと割込信号 *ＩＮＴＬとがカウンタ１にロード
入力するタイミングは、実際には、割込信号 *ＲＴＣ及
び *ＩＮＴＬを生成する元のクロックパルスの発振器が
同等のものとはいえ、互いに微少な位相ずれがあるた
め、それに起因して割込信号 *ＲＴＣが割込信号 *ＩＮ
ＴＬよりも幾分早く入力する場合及び割込信号 *ＲＴＣ
が割込信号 *ＩＮＴＬよりも幾分か遅く入力する場合
（図２Ｂ）の、２つに分けて考えられる。特に、後者の
割込信号 *ＩＮＴＬが割込信号 *ＲＴＣよりも早くカウ
ンタ１に入力する場合には、割込信号ＩＮＴＬ *と割込
信号 *ＲＴＣとの２回の割込みが短時間の間に相次いで
発生するという、二重割込みの問題が発生する。この問
題に対して、従来システムは、同期化周期における割込
信号 *ＩＮＴＬに対して割込マスクをかけていたため、
プログラムで割込マスクを制御することが必要で、ソフ
トウェアが煩雑になるという欠点があった。
をそのまま割込信号 *ＩＮＴＬとして用いると、次のよ
うな不都合事が生じる。同期化周期において、割込信号
*ＲＴＣと割込信号 *ＩＮＴＬとがカウンタ１にロード
入力するタイミングは、実際には、割込信号 *ＲＴＣ及
び *ＩＮＴＬを生成する元のクロックパルスの発振器が
同等のものとはいえ、互いに微少な位相ずれがあるた
め、それに起因して割込信号 *ＲＴＣが割込信号 *ＩＮ
ＴＬよりも幾分早く入力する場合及び割込信号 *ＲＴＣ
が割込信号 *ＩＮＴＬよりも幾分か遅く入力する場合
（図２Ｂ）の、２つに分けて考えられる。特に、後者の
割込信号 *ＩＮＴＬが割込信号 *ＲＴＣよりも早くカウ
ンタ１に入力する場合には、割込信号ＩＮＴＬ *と割込
信号 *ＲＴＣとの２回の割込みが短時間の間に相次いで
発生するという、二重割込みの問題が発生する。この問
題に対して、従来システムは、同期化周期における割込
信号 *ＩＮＴＬに対して割込マスクをかけていたため、
プログラムで割込マスクを制御することが必要で、ソフ
トウェアが煩雑になるという欠点があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
従来の欠点を解決するもので、単一の割込信号でこれと
同期する個々の割込信号をそれぞれのＣＰＵで生成し、
二重割込みのできない同期化方式を提供することにあ
る。
従来の欠点を解決するもので、単一の割込信号でこれと
同期する個々の割込信号をそれぞれのＣＰＵで生成し、
二重割込みのできない同期化方式を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記問題を解決するた
め、本発明によるマルチプロセッサシステムの同期化方
式は、一定の周期Ｔ1 で第１の割込信号を送出するプロ
セッサと、前記第１の割込信号を受け、それに同期する
前記Ｔ1 の整数分の一の周期Ｔ2 の第２の割込信号をそ
れぞれ生成する複数の独自のクロックにより動作するプ
ロセッサとから成るマルチプロセッサシステムにおい
て、前記複数の各プロセッサは、前記第１の割込信号に
よってプリセットされ、クロックパルスを計数して周期
Ｔ2 でオーバーフローして第２の割込信号を生成し出力
するカウンタを有し、前記第１の割込信号のパルス幅
は、第１の割込信号の動作クロックパルスと第２の割込
信号を形成しているクロックパルスとの位相誤差を吸収
可能な時間幅であることを特徴とするものである。
め、本発明によるマルチプロセッサシステムの同期化方
式は、一定の周期Ｔ1 で第１の割込信号を送出するプロ
セッサと、前記第１の割込信号を受け、それに同期する
前記Ｔ1 の整数分の一の周期Ｔ2 の第２の割込信号をそ
れぞれ生成する複数の独自のクロックにより動作するプ
ロセッサとから成るマルチプロセッサシステムにおい
て、前記複数の各プロセッサは、前記第１の割込信号に
よってプリセットされ、クロックパルスを計数して周期
Ｔ2 でオーバーフローして第２の割込信号を生成し出力
するカウンタを有し、前記第１の割込信号のパルス幅
は、第１の割込信号の動作クロックパルスと第２の割込
信号を形成しているクロックパルスとの位相誤差を吸収
可能な時間幅であることを特徴とするものである。
【０００７】
【作用】同期化周期において、割込信号 *ＲＴＣと割込
信号 *ＩＮＴＬとが、相前後して生ずるのは、それぞれ
の信号を生成する元となるクロックパルスの各発振器に
微少な位相ずれがあることに原因するので、この位相誤
差を吸収可能な時間に割込信号 *ＲＴＣのパルス幅を設
定することによって、割込信号 *ＩＮＴＬの発生を割込
信号 *ＲＴＣの発生期間内に取り込むことができ、二重
割込みの発生を防止することができる。
信号 *ＩＮＴＬとが、相前後して生ずるのは、それぞれ
の信号を生成する元となるクロックパルスの各発振器に
微少な位相ずれがあることに原因するので、この位相誤
差を吸収可能な時間に割込信号 *ＲＴＣのパルス幅を設
定することによって、割込信号 *ＩＮＴＬの発生を割込
信号 *ＲＴＣの発生期間内に取り込むことができ、二重
割込みの発生を防止することができる。
【０００８】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明のマルチプロセッサシステムにお
けるカウンタ部の回路図である。１は、各ＣＰＵに内蔵
された、同じクロックパルス発振器からのクロックパル
スを計数するカウンタで、例えばＴＩ社ＳＮ７４ＬＳ１
６１等のカウンタＩＣが使われる。カウンタ１はクロッ
クパルスＣＰを計数し、オーバーフローするとＲＣピン
から割込信号 *ＩＮＴＬを出力する。一方、あるＣＰＵ
から送出される周期Ｔ1 の割込信号 *ＲＴＣがロード信
号としてロードピン *ＬＤに入力され、カウンタ１の計
数値を０にプリセットすると共に、割込信号としてバス
に送出される。したがって、カウンタ１はオーバーフロ
ーとプリセットとを交互に繰り返し、所定周期Ｔ2 の割
込信号 *ＩＮＴＬを生成する。上記割込信号 *ＲＴＣの
周期Ｔ1 と割込信号 *ＩＮＴＬの周期Ｔ2 との比（Ｔ 1
／Ｔ2 ）は整数値Ｎに等しくなるように予め設定されて
いるから、割込信号 *ＩＮＴＬのＮ周期に一度の割合い
で割込信号 *ＲＴＣと割込信号 *ＩＮＴＬがほぼ同時に
出力することになる。他の周期には割込信号 *ＩＮＴＬ
のみがノット回路２を経て出力される。この割込信号は
ＣＰＵ若しくは割込みコントローラ８２５９などに入力
される。
する。図１は、本発明のマルチプロセッサシステムにお
けるカウンタ部の回路図である。１は、各ＣＰＵに内蔵
された、同じクロックパルス発振器からのクロックパル
スを計数するカウンタで、例えばＴＩ社ＳＮ７４ＬＳ１
６１等のカウンタＩＣが使われる。カウンタ１はクロッ
クパルスＣＰを計数し、オーバーフローするとＲＣピン
から割込信号 *ＩＮＴＬを出力する。一方、あるＣＰＵ
から送出される周期Ｔ1 の割込信号 *ＲＴＣがロード信
号としてロードピン *ＬＤに入力され、カウンタ１の計
数値を０にプリセットすると共に、割込信号としてバス
に送出される。したがって、カウンタ１はオーバーフロ
ーとプリセットとを交互に繰り返し、所定周期Ｔ2 の割
込信号 *ＩＮＴＬを生成する。上記割込信号 *ＲＴＣの
周期Ｔ1 と割込信号 *ＩＮＴＬの周期Ｔ2 との比（Ｔ 1
／Ｔ2 ）は整数値Ｎに等しくなるように予め設定されて
いるから、割込信号 *ＩＮＴＬのＮ周期に一度の割合い
で割込信号 *ＲＴＣと割込信号 *ＩＮＴＬがほぼ同時に
出力することになる。他の周期には割込信号 *ＩＮＴＬ
のみがノット回路２を経て出力される。この割込信号は
ＣＰＵ若しくは割込みコントローラ８２５９などに入力
される。
【０００９】次に図２Ｂに示すような、各ＣＰＵのクロ
ックパルス発振器の互いの位相ずれにより、割込信号 *
ＲＴＣが割込信号 *ＩＮＴＬより遅い場合について、本
発明の実施例を説明する。いま、割込信号 *ＲＴＣの周
期Ｔ1 を８ｍｓとすると、割込信号 *ＩＮＴＬの周期Ｔ
2 はこれを内挿する２ｍｓである。ところで、通常の発
振器の精度は１００ｐｐＭ程度であるから、割込信号 *
ＲＴＣを作成しているクロックパルス発振器に当てはめ
れば、０．８μｓの誤差が生じることになる。この誤差
は割込信号*ＩＮＴＬの元となるクロックパルス発振器
についても同様である。そこで、誤差のマイナス、プラ
ス成分に安全計数を倍とすれば、４μｓのパルス幅を有
する割込信号 *ＲＴＣを生成することによって、同期化
周期における割込信号 *ＩＮＴＬは割込信号 *ＲＴＣの
発生期間中に包含される形となる。したがって図２Ｂの
ような場合でも、二重割込みが生じることなく、割込信
号 *ＲＴＣが割込信号*ＩＮＴＬを包含することで、割
込信号 *ＩＮＴＬの割込要因が無くなり、割込信号 *Ｒ
ＴＣによる割込処理を実行した後で、割込信号 *ＩＮＴ
Ｌによる本来の割込処理を処置すればよい。
ックパルス発振器の互いの位相ずれにより、割込信号 *
ＲＴＣが割込信号 *ＩＮＴＬより遅い場合について、本
発明の実施例を説明する。いま、割込信号 *ＲＴＣの周
期Ｔ1 を８ｍｓとすると、割込信号 *ＩＮＴＬの周期Ｔ
2 はこれを内挿する２ｍｓである。ところで、通常の発
振器の精度は１００ｐｐＭ程度であるから、割込信号 *
ＲＴＣを作成しているクロックパルス発振器に当てはめ
れば、０．８μｓの誤差が生じることになる。この誤差
は割込信号*ＩＮＴＬの元となるクロックパルス発振器
についても同様である。そこで、誤差のマイナス、プラ
ス成分に安全計数を倍とすれば、４μｓのパルス幅を有
する割込信号 *ＲＴＣを生成することによって、同期化
周期における割込信号 *ＩＮＴＬは割込信号 *ＲＴＣの
発生期間中に包含される形となる。したがって図２Ｂの
ような場合でも、二重割込みが生じることなく、割込信
号 *ＲＴＣが割込信号*ＩＮＴＬを包含することで、割
込信号 *ＩＮＴＬの割込要因が無くなり、割込信号 *Ｒ
ＴＣによる割込処理を実行した後で、割込信号 *ＩＮＴ
Ｌによる本来の割込処理を処置すればよい。
【００１０】割込信号 *ＲＴＣのパルス幅については、
ＣＰＵに内蔵されるクロックパルス発振器に基づいて設
計段階で決めることができ、公知のパルス幅調整回路を
用いて各ＣＰＵに送出される割込信号 *ＲＴＣのパルス
幅を設定すればよい。
ＣＰＵに内蔵されるクロックパルス発振器に基づいて設
計段階で決めることができ、公知のパルス幅調整回路を
用いて各ＣＰＵに送出される割込信号 *ＲＴＣのパルス
幅を設定すればよい。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
各プロセッサに送出されるリアルタイムクロック（ＲＴ
Ｃ）のパルス幅を広げるというハードウェアの追加だけ
で、マルチプロセッサシステムにおける割込みの同期化
ができると共に、二重割込みの防止をすることができ
る。
各プロセッサに送出されるリアルタイムクロック（ＲＴ
Ｃ）のパルス幅を広げるというハードウェアの追加だけ
で、マルチプロセッサシステムにおける割込みの同期化
ができると共に、二重割込みの防止をすることができ
る。
【図１】本発明の同期化方式を実施するためのカウンタ
部の回路図。
部の回路図。
【図２】Ａ：割込信号 *ＲＴＣと割込信号 *ＩＮＴＬと
の関係を示す波形図。 Ｂ：同期化周期における２つの割込信号の関係を示す波
形図。
の関係を示す波形図。 Ｂ：同期化周期における２つの割込信号の関係を示す波
形図。
【図３】従来の同期化方式を実施するためのカウンタ部
の回路図。
の回路図。
１ カウンタ ２ ノット回路 ３ パルス幅調整回路 ４ ノアゲート回路 ５ インバータ回路
Claims (1)
- 【請求項１】 一定の周期Ｔ1 で第１の割込信号を送出
するプロセッサと、前記第１の割込信号を受け、それに
同期する前記Ｔ1 の整数分の一の周期Ｔ2 の第２の割込
信号をそれぞれ生成する複数の独自のクロックにより動
作するプロセッサとから成るマルチプロセッサシステム
において、 前記複数の各プロセッサは、前記第１の割込信号によっ
てプリセットされ、クロックパルスを計数して周期Ｔ2
でオーバーフローして第２の割込信号を生成し出力する
カウンタを有し、前記第１の割込信号のパルス幅は、第
１の割込信号の動作クロックパルスと第２の割込信号を
形成しているクロックパルスとの位相誤差を吸収可能な
時間幅であることを特徴とするマルチプロセッサシステ
ムにおける同期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20599093A JP3314791B2 (ja) | 1993-08-20 | 1993-08-20 | マルチプロセッサシステムの同期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20599093A JP3314791B2 (ja) | 1993-08-20 | 1993-08-20 | マルチプロセッサシステムの同期化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0756862A true JPH0756862A (ja) | 1995-03-03 |
| JP3314791B2 JP3314791B2 (ja) | 2002-08-12 |
Family
ID=16516082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20599093A Expired - Fee Related JP3314791B2 (ja) | 1993-08-20 | 1993-08-20 | マルチプロセッサシステムの同期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314791B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326824B1 (en) | 1999-11-10 | 2001-12-04 | Fujitsu Limited | Timing synchronizing system, devices used in the system, and timing synchronizing method |
| JP2006350435A (ja) * | 2005-06-13 | 2006-12-28 | Fujitsu Ltd | 再同期可能な割込発生回路 |
| US20190252130A1 (en) * | 2018-02-15 | 2019-08-15 | Tdk Corporation | Electrochemical device |
-
1993
- 1993-08-20 JP JP20599093A patent/JP3314791B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326824B1 (en) | 1999-11-10 | 2001-12-04 | Fujitsu Limited | Timing synchronizing system, devices used in the system, and timing synchronizing method |
| JP2006350435A (ja) * | 2005-06-13 | 2006-12-28 | Fujitsu Ltd | 再同期可能な割込発生回路 |
| JP4490337B2 (ja) * | 2005-06-13 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 再同期可能な割込発生回路 |
| US20190252130A1 (en) * | 2018-02-15 | 2019-08-15 | Tdk Corporation | Electrochemical device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3314791B2 (ja) | 2002-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |