JPS5816319A - 計算機システムの時刻制御装置 - Google Patents
計算機システムの時刻制御装置Info
- Publication number
- JPS5816319A JPS5816319A JP56112993A JP11299381A JPS5816319A JP S5816319 A JPS5816319 A JP S5816319A JP 56112993 A JP56112993 A JP 56112993A JP 11299381 A JP11299381 A JP 11299381A JP S5816319 A JPS5816319 A JP S5816319A
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- JP
- Japan
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- computer
- time
- clock
- internal clock
- computer system
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G7/00—Synchronisation
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特に階層構造の計算機システムの時刻制御装
置に関する。
置に関する。
従来、上位計算機の他に制御対象の設備側にも、下位計
算機を設けている階層構造の制御システムでは、上位計
算機の内部クロックのみを外部に設けたクロックで時刻
校正上行い、下位計算機では、精度の高い時刻校正は行
っていない。
算機を設けている階層構造の制御システムでは、上位計
算機の内部クロックのみを外部に設けたクロックで時刻
校正上行い、下位計算機では、精度の高い時刻校正は行
っていない。
しかし、最近、各設備制御の高速、高度化に伴い、各設
備に計算機を適用した階層構造の計算機システムでは、
下位計算機でも精度の高い時刻管理が要求されるように
なってきた。
備に計算機を適用した階層構造の計算機システムでは、
下位計算機でも精度の高い時刻管理が要求されるように
なってきた。
第１図に、階層構造の計算機システムの時刻制御装置の
従来例を示す。図にて、１０は上位計算機システム、１
１は内部クロック、１２は時刻校正回路、１３は入出力
処理部、１４は演算処理部、１５はＣＲＴディスプレイ
、１６はラインプリ／りである。ま九、２０は外部クロ
ック、３１及び３２は計算機間データウェイ、４０．６
０はそれぞれ設備計算機Ａ、Ｂ、４１及び６１はそれぞ
れ設備計算機Ａ、Ｂの内部クロックで、５０及び７０は
それぞれ設備制御盤である。上記計算機システムでは、
外部クロック２０で上位計算機１０の内部クロックｌｌ
’に校正回路１２ｔ−用いて校正し、上位計算機１０よ
りソフト校正信号′ｆｔゞ−タウエイ３１，３２ｔ−通
して設備計算機４０及び６０に送り、各々の内部クロッ
ク４１．６１ｔ−校正している。
従来例を示す。図にて、１０は上位計算機システム、１
１は内部クロック、１２は時刻校正回路、１３は入出力
処理部、１４は演算処理部、１５はＣＲＴディスプレイ
、１６はラインプリ／りである。ま九、２０は外部クロ
ック、３１及び３２は計算機間データウェイ、４０．６
０はそれぞれ設備計算機Ａ、Ｂ、４１及び６１はそれぞ
れ設備計算機Ａ、Ｂの内部クロックで、５０及び７０は
それぞれ設備制御盤である。上記計算機システムでは、
外部クロック２０で上位計算機１０の内部クロックｌｌ
’に校正回路１２ｔ−用いて校正し、上位計算機１０よ
りソフト校正信号′ｆｔゞ−タウエイ３１，３２ｔ−通
して設備計算機４０及び６０に送り、各々の内部クロッ
ク４１．６１ｔ−校正している。
第２図は、第１図に示したシステムのトリップシーケン
スの説明図である。
スの説明図である。
第２図において、１０１及び１１１はそれぞれ計算機Ａ
及びＢの内部クロックの時刻発信パルスであり、パルス
間隔は１μｓ±α／１μｓ±β（α。
及びＢの内部クロックの時刻発信パルスであり、パルス
間隔は１μｓ±α／１μｓ±β（α。
βけ、それぞれ計算機Ａ、Ｂの内部クロック、パルスの
誤差）である。また、１００及び１１０は、時刻をソフ
ト的に校正するための校正信号である。
誤差）である。また、１００及び１１０は、時刻をソフ
ト的に校正するための校正信号である。
１２１．１２２，１３１，１３２＃：ｔ、）リップ信号
である。
である。
今、ｔ＝０で計算機タイマーを起動すると、校正信号が
設備計算機Ａへは１＝０に入つ九として、設備計算機Ｂ
へは伝送遅れやノット処理時間等でΔＴだけ遅れて到達
する。トリップ７−ケンスとして、各Ａ、Ｂ設備で４１
）リップ、４２）リップ事象が実際には１３２，１２１
，１３１，１２２の順に発生したとしても、この方式の
校正方式によると１３２が２μｓ、１３１が４μＩＩ、
１２１が６μ８，１２２が８μ８でトリップと判断され
る。
設備計算機Ａへは１＝０に入つ九として、設備計算機Ｂ
へは伝送遅れやノット処理時間等でΔＴだけ遅れて到達
する。トリップ７−ケンスとして、各Ａ、Ｂ設備で４１
）リップ、４２）リップ事象が実際には１３２，１２１
，１３１，１２２の順に発生したとしても、この方式の
校正方式によると１３２が２μｓ、１３１が４μＩＩ、
１２１が６μ８，１２２が８μ８でトリップと判断され
る。
従って、実際の発生順序とは異なる順序で発生したとし
て処理され、実際の発生時系列と合致しなくなる不具合
々Ｉ生じる。
て処理され、実際の発生時系列と合致しなくなる不具合
々Ｉ生じる。
以上の如く、従来方式では下記問題がある。
（イ）校正信号の伝送遅れ等圧よる誤差（ロ）各計算機
内部クロックの誤差の集積ことで、（ロ）によるＡ、Ｂ
設備計算機間の最大誤差ΔＴ、はΔＴ ｓ ＝ ｎ （
α＋β）ｎ：ソフト校正信号のパルス間隔中に発生する
各計算機内部りａツクパルスの基本周波数のパルス数。
内部クロックの誤差の集積ことで、（ロ）によるＡ、Ｂ
設備計算機間の最大誤差ΔＴ、はΔＴ ｓ ＝ ｎ （
α＋β）ｎ：ソフト校正信号のパルス間隔中に発生する
各計算機内部りａツクパルスの基本周波数のパルス数。
本発明の目的は、上記した従来技術の欠点をなくシ、高
速かつ高精度に時刻校正を可能とした計算機システムの
時刻制御装置を提供するものである。
速かつ高精度に時刻校正を可能とした計算機システムの
時刻制御装置を提供するものである。
本発明の特徴は、各計算機とは別個に時刻校正用外部ク
ロック全役けるとともに、該外部クロックを受けて各計
算機の内部クロック金校正する回路を各計算機内に設け
た点にある。
ロック全役けるとともに、該外部クロックを受けて各計
算機の内部クロック金校正する回路を各計算機内に設け
た点にある。
第３図に、本発明の一実施例を示す。図において、第１
図と同一符号は、同一構成体を示している。
図と同一符号は、同一構成体を示している。
上記内部クロック校正回路の詳細を第４図忙示す。一点
鎖線のブロックは設備計算機４０４、二点鎖線のブロッ
クは校正回路４２を示し、４１は内部クロック発生器で
ある。校正回路４２ａ、２個のオアゲートを１個のカウ
ンタとで構成されている。なお、校正回路４２は、各計
算機とも同一構成である。第５図に、本発明装置の各部
の信号状態を示す。以下第４図及び第５図を参照して、
本装蓋の動作について説明する。
鎖線のブロックは設備計算機４０４、二点鎖線のブロッ
クは校正回路４２を示し、４１は内部クロック発生器で
ある。校正回路４２ａ、２個のオアゲートを１個のカウ
ンタとで構成されている。なお、校正回路４２は、各計
算機とも同一構成である。第５図に、本発明装置の各部
の信号状態を示す。以下第４図及び第５図を参照して、
本装蓋の動作について説明する。
外部クロック発生器２０から与えられる周期Ｔ１ノ外部
クロックパルス１２０は、オアゲート４４を介してカウ
ンタ４３にリセット信号として入力される。ま九、カウ
ンタ４３の出力信号もオアゲート４４を介してカウンタ
４３のリセット信号として入力δれる。内部クロック発
生器４１は、クロックパルス４１０を発生し、カウンタ
４３へ計数入力として与えている。カウンタ４３Ｆｉ、
クロック４１０を一定数針数し内部クロック１０１を出
力する。外部クロック１２０１ｊ、定期リセットに対し
割込みをかける働きをする。従って、周期Ｔ１毎に内部
クロック１０１は校正される（１０２け校正された内部
クロック）。外部クロック１２０は、計算機のＣＰＵに
対しても割込み入力となっている。ＣＰＵでは、例えば
、ある現象に対しての計測時間Ｔの測定そのものに使用
される。設備計算機Ｂについても同様の内部クロック校
正がなされる（１１２は計算機Ｂの校正された内部りａ
ツク）。
クロックパルス１２０は、オアゲート４４を介してカウ
ンタ４３にリセット信号として入力される。ま九、カウ
ンタ４３の出力信号もオアゲート４４を介してカウンタ
４３のリセット信号として入力δれる。内部クロック発
生器４１は、クロックパルス４１０を発生し、カウンタ
４３へ計数入力として与えている。カウンタ４３Ｆｉ、
クロック４１０を一定数針数し内部クロック１０１を出
力する。外部クロック１２０１ｊ、定期リセットに対し
割込みをかける働きをする。従って、周期Ｔ１毎に内部
クロック１０１は校正される（１０２け校正された内部
クロック）。外部クロック１２０は、計算機のＣＰＵに
対しても割込み入力となっている。ＣＰＵでは、例えば
、ある現象に対しての計測時間Ｔの測定そのものに使用
される。設備計算機Ｂについても同様の内部クロック校
正がなされる（１１２は計算機Ｂの校正された内部りａ
ツク）。
さて、第５図において、校正なしの場合、トリップ時間
は、次の如く認識される。
は、次の如く認識される。
Ａ設備屋１トリップ ・・・・・・１μｓ〃 扁２
〃 ・・・・・・８μｓＢ設備１６１ ／／
・・・・・・２μＳ〃 Ｓ２ 〃 ・・・・
・・７μＳ上記のようにＡ設備墓２トリップとＢ設備／
１６２トリップの動作順序が誤って認識することになる
。
〃 ・・・・・・８μｓＢ設備１６１ ／／
・・・・・・２μＳ〃 Ｓ２ 〃 ・・・・
・・７μＳ上記のようにＡ設備墓２トリップとＢ設備／
１６２トリップの動作順序が誤って認識することになる
。
ここで、ＴＩ同周期校正パルスで校正した場合のトリッ
プ時間け、次の如く認識されトリップの動作順序は正し
く処理することができる。
プ時間け、次の如く認識されトリップの動作順序は正し
く処理することができる。
Ａ設備扁１トリップ ・・・・・・１μＢ〃 墓２
〃 ・・・・・・Ｔ１＋２μＳＢ設備屋１ 〃
・・・・・・２μｓ〃 墓２ 〃 ・・・・
・・Ｔ、＋３μＳここで校正パルスの発信周期は、各計
算機の内部クロックの誤差を考慮して、システム上の許
容値に入るように決定する。
〃 ・・・・・・Ｔ１＋２μＳＢ設備屋１ 〃
・・・・・・２μｓ〃 墓２ 〃 ・・・・
・・Ｔ、＋３μＳここで校正パルスの発信周期は、各計
算機の内部クロックの誤差を考慮して、システム上の許
容値に入るように決定する。
許容誤差：ΔＴＰ（Ｓ−）
各設備計算機の内部：α、β・・・（Ｓ、、 ）クロッ
ク誤差 より校正最低パルス周波数： Ｎ、＋−（Ｈｚ ） Ｌ
ｒｉ、となる。よって１ ／Ｎ、ｒ、以下の周期で校正
すれば、内部クロックの誤差のパルス毎の誤差の集積も
支障無くなる。
ク誤差 より校正最低パルス周波数： Ｎ、＋−（Ｈｚ ） Ｌ
ｒｉ、となる。よって１ ／Ｎ、ｒ、以下の周期で校正
すれば、内部クロックの誤差のパルス毎の誤差の集積も
支障無くなる。
本発明によれば、階層構成の計算機システムにおいて、
収集データの時刻管理を確実に行うことが可能となる。
収集データの時刻管理を確実に行うことが可能となる。
なお、システムのニーズに応じて、本発明と従来のソフ
ト管理方式を併用して、最適な管理方式を採用すること
も可能である。また、外部クロックを階層構成としてパ
ルス伝送経路を簡素化することも可能である。
ト管理方式を併用して、最適な管理方式を採用すること
も可能である。また、外部クロックを階層構成としてパ
ルス伝送経路を簡素化することも可能である。
第１図は、従来の時刻制御装置を示す図、１ｇ２図は、
８１１図に示した装置の動作説明図、第３図は、本発明
の時刻制御装置の一例を示す図、第４図は、第３図に示
され九時刻校正回路の詳細構成図、第５図は、本発明の
動作説明図である。 １０・・・上位計算機、４０・・・設備計算機、２０・
・・外部クロック発生器、４１・・・水晶発振器、４２
・・・校正回路、４３・・・カウンタ、４４．４５・・
・オアゲート。 代理人 弁理士 秋本正実 第 １ 図 第２１刃 ｔ＝Ｏ
８１１図に示した装置の動作説明図、第３図は、本発明
の時刻制御装置の一例を示す図、第４図は、第３図に示
され九時刻校正回路の詳細構成図、第５図は、本発明の
動作説明図である。 １０・・・上位計算機、４０・・・設備計算機、２０・
・・外部クロック発生器、４１・・・水晶発振器、４２
・・・校正回路、４３・・・カウンタ、４４．４５・・
・オアゲート。 代理人 弁理士 秋本正実 第 １ 図 第２１刃 ｔ＝Ｏ
Claims (1)
- １、上位計算機と、該下位計算機内ぐの時刻の基準とな
るタロツクパルスを与える外部クロック源と、該上位計
算機によって管理される複数個の下位計算機とから成り
、各下位計算機がそれぞれ独立に各自の制御対象を管理
している計算機システムにおいて、各下位計算機内に独
自に時刻パルス発生回路及び時刻パルスを計数する回路
を設け、上記外部クロックを受けて上記各下位計算機内
の時刻パルス計数回路を同時にリセットし、上記各下位
計算機内の時刻を修正することを特徴とする計算機シス
テムの時刻制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112993A JPS5816319A (ja) | 1981-07-21 | 1981-07-21 | 計算機システムの時刻制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112993A JPS5816319A (ja) | 1981-07-21 | 1981-07-21 | 計算機システムの時刻制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5816319A true JPS5816319A (ja) | 1983-01-31 |
| JPH0435773B2 JPH0435773B2 (ja) | 1992-06-12 |
Family
ID=14600732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112993A Granted JPS5816319A (ja) | 1981-07-21 | 1981-07-21 | 計算機システムの時刻制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816319A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792489A (en) * | 1985-12-27 | 1988-12-20 | Aderans Co., Ltd. | Synthetic fibers having uneven surfaces and a method of producing same |
| US6252826B1 (en) | 1997-10-20 | 2001-06-26 | Fujitsu Limited | Time control device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557967A (en) * | 1978-10-25 | 1980-04-30 | Hitachi Ltd | Timer coincidence method for multiple-computer system |
| JPS55116294U (ja) * | 1979-02-08 | 1980-08-16 |
-
1981
- 1981-07-21 JP JP56112993A patent/JPS5816319A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557967A (en) * | 1978-10-25 | 1980-04-30 | Hitachi Ltd | Timer coincidence method for multiple-computer system |
| JPS55116294U (ja) * | 1979-02-08 | 1980-08-16 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792489A (en) * | 1985-12-27 | 1988-12-20 | Aderans Co., Ltd. | Synthetic fibers having uneven surfaces and a method of producing same |
| US4970042A (en) * | 1985-12-27 | 1990-11-13 | Aderans Co., Ltd. | Synthetic fibers having uneven surfaces method for melt-spinning |
| US6252826B1 (en) | 1997-10-20 | 2001-06-26 | Fujitsu Limited | Time control device |
| DE19843501C2 (de) * | 1997-10-20 | 2003-07-31 | Fujitsu Ltd | Zeitsteuervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435773B2 (ja) | 1992-06-12 |
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