JPH0435773B2 - - Google Patents
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- Publication number
- JPH0435773B2 JPH0435773B2 JP56112993A JP11299381A JPH0435773B2 JP H0435773 B2 JPH0435773 B2 JP H0435773B2 JP 56112993 A JP56112993 A JP 56112993A JP 11299381 A JP11299381 A JP 11299381A JP H0435773 B2 JPH0435773 B2 JP H0435773B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- computer
- clock
- pulse
- calibration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 101100100125 Mus musculus Traip gene Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 4
- 238000007726 management method Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G7/00—Synchronisation
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は、特に階層構造の計算機システムの時
刻制御装置に関する。
刻制御装置に関する。
従来、上位計算機の他に制御対象の設備側に
も、下位計算機を設けている階層構造の制御シス
テムでは、上位計算機の内部クロツクのみを外部
に設けたクロツクで時刻校正を行い、下位計算機
では、精度の高い時刻校正は行つていない。
も、下位計算機を設けている階層構造の制御シス
テムでは、上位計算機の内部クロツクのみを外部
に設けたクロツクで時刻校正を行い、下位計算機
では、精度の高い時刻校正は行つていない。
しかし、最近、各設備制御の高速、高度化に伴
い、各設備に計算機を適用した階層構造の計算機
システムでは、下位計算機でも精度の高い時刻管
理が要求されるようになつてきた。
い、各設備に計算機を適用した階層構造の計算機
システムでは、下位計算機でも精度の高い時刻管
理が要求されるようになつてきた。
第１図に、階層構造の計算機システムの時刻制
御装置の従来例を示す。図にて、１０は上位計算
機システム、１１は内部クロツク発生器、１２は
時刻校正回路、１３は入出力処理部、１４は演算
処理部、１５はCRTデイスプレイ、１６はライ
ンプリンタである。また、２０は外部クロツク発
生源、３１及び３２は計算機間データウエイ、４
０，６０はそれぞれ設備計算機Ａ，Ｂ、４１及び
６１はそれぞれ設備計算機Ａ，Ｂの内部クロツク
で、５０及び７０はそれぞれ設備制御盤である。
上記計算機システムでは、外部クロツク発生源２
０で上位計算機１０の内部クロツク発生器１１を
校正回路１２を用いて校正し、上位計算機１０よ
りソフト校正信号をデータウエイ３１，３２を通
して設備計算機４０及び６０に送り、各々の内部
クロツク発生器４１，６１を校正している。
御装置の従来例を示す。図にて、１０は上位計算
機システム、１１は内部クロツク発生器、１２は
時刻校正回路、１３は入出力処理部、１４は演算
処理部、１５はCRTデイスプレイ、１６はライ
ンプリンタである。また、２０は外部クロツク発
生源、３１及び３２は計算機間データウエイ、４
０，６０はそれぞれ設備計算機Ａ，Ｂ、４１及び
６１はそれぞれ設備計算機Ａ，Ｂの内部クロツク
で、５０及び７０はそれぞれ設備制御盤である。
上記計算機システムでは、外部クロツク発生源２
０で上位計算機１０の内部クロツク発生器１１を
校正回路１２を用いて校正し、上位計算機１０よ
りソフト校正信号をデータウエイ３１，３２を通
して設備計算機４０及び６０に送り、各々の内部
クロツク発生器４１，６１を校正している。
第２図は、第１図に示したシステムのトリツプ
シーケンスの説明図である。
シーケンスの説明図である。
第２図において、１０１及び１１１はそれぞれ
計算機Ａ及びＢの内部クロツクからのクロツクパ
ルスを一定数計数する毎に生成した時刻パルスで
あり、パルス間隔は1μs±α／1μs±β（α，βは、
それぞれ計算機Ａ，Ｂの時刻パルスの誤差）であ
る。また、１００及び１１０は、時刻パルスをソ
フト的に校正するための校正信号である。１２
１，１２２，１３１，１３２は、トリツプ信号で
ある。
計算機Ａ及びＢの内部クロツクからのクロツクパ
ルスを一定数計数する毎に生成した時刻パルスで
あり、パルス間隔は1μs±α／1μs±β（α，βは、
それぞれ計算機Ａ，Ｂの時刻パルスの誤差）であ
る。また、１００及び１１０は、時刻パルスをソ
フト的に校正するための校正信号である。１２
１，１２２，１３１，１３２は、トリツプ信号で
ある。
今、ｔ＝０で計算機タイマーを起動すると、校
正信号が設備計算機Ａへはｔ＝０に入つたとし
て、設備計算機Ｂへは伝送遅れやソフト処理時間
等でΔTだけ遅れて到達する。トリツプシーケン
スとして、各Ａ，Ｂ設備でNo.１トリツプ、No.２ト
リツプ事象が実際には１３２，１２１，１３１，
１２２の順に発生したとしても、この方式の校正
方式によると１３２が2μs、１３１が4μs、１２１
が6μs、１２２が8μsでトリツプと判断される。従
つて、実際の発生順序とは異なる順序で発生した
として処理され、実際の発生時系列と合致しなく
なる不具合が生じる。
正信号が設備計算機Ａへはｔ＝０に入つたとし
て、設備計算機Ｂへは伝送遅れやソフト処理時間
等でΔTだけ遅れて到達する。トリツプシーケン
スとして、各Ａ，Ｂ設備でNo.１トリツプ、No.２ト
リツプ事象が実際には１３２，１２１，１３１，
１２２の順に発生したとしても、この方式の校正
方式によると１３２が2μs、１３１が4μs、１２１
が6μs、１２２が8μsでトリツプと判断される。従
つて、実際の発生順序とは異なる順序で発生した
として処理され、実際の発生時系列と合致しなく
なる不具合が生じる。
以上の如く、従来方式では下記問題がある。
(イ) 校正信号の伝送遅れ等による誤差
(ロ) 各計算機時刻パルスの誤差の集積
ここで、(ロ)によるＡ，Ｂ設備計算機間の最大誤
差ΔT1はΔT1＝ｎ（α＋β）ｎ：ソフト校正信号
のパルス間隔中に発生する各計算機時刻パルスの
基本周波数のパルス数。
差ΔT1はΔT1＝ｎ（α＋β）ｎ：ソフト校正信号
のパルス間隔中に発生する各計算機時刻パルスの
基本周波数のパルス数。
本発明の目的は、上記した従来技術の欠点をな
くし、高速かつ高精度に時刻校正を可能とした計
算機システムの時刻制御装置を提供するものであ
る。
くし、高速かつ高精度に時刻校正を可能とした計
算機システムの時刻制御装置を提供するものであ
る。
本発明の特徴は、各計算機とは別個に共通の時
刻校正用外部クロツク発生源を設けるとともに、
該外部クロツクを受けて各計算機の時刻パルスを
校正する回路を各計算機内に設けた点にある。
刻校正用外部クロツク発生源を設けるとともに、
該外部クロツクを受けて各計算機の時刻パルスを
校正する回路を各計算機内に設けた点にある。
第３図に、本発明の一実施例を示す。図におい
て、第１図と同一符号は、同一構成体を示してい
る。
て、第１図と同一符号は、同一構成体を示してい
る。
上記内部クロツク校正回路の詳細を第４図に示
す。一点鎖線のブロツクは設備計算機４０を、二
点鎖線のブロツクは校正機能を有する計数回路
（以下、校正回路という）４２を示し、４１は内
部クロツク発生器である。校正回路４２は、２個
のオアゲートと１個のカウンタとで構成されてい
る。なお、校正回路４２は、各計算機とも同一構
成である。第５図に、本発明装置の各部の信号状
態を示す。以下第４図及び第５図を参照して、本
装置の動作について説明する。
す。一点鎖線のブロツクは設備計算機４０を、二
点鎖線のブロツクは校正機能を有する計数回路
（以下、校正回路という）４２を示し、４１は内
部クロツク発生器である。校正回路４２は、２個
のオアゲートと１個のカウンタとで構成されてい
る。なお、校正回路４２は、各計算機とも同一構
成である。第５図に、本発明装置の各部の信号状
態を示す。以下第４図及び第５図を参照して、本
装置の動作について説明する。
外部クロツク発生器２０から与えられる周期
T1の外部クロツクパルス１２０は、オアゲート
４４を介してカウンタ４３にリセツト信号として
入力される。また、カウンタ４３の出力信号もオ
アゲート４４を介してカウンタ４３のリセツト信
号として入力される。内部クロツク発生器４１
は、クロツクパルス４１０を発生し、カウンタ４
３へ計数入力として与えている。カウンタ４３
は、クロツク４１０を一定数計数し時刻パルス１
０１を出力する。外部クロツク１２０は、定期リ
セツトに対し割込みをかける働きをする。従つ
て、周期T1毎に時刻パルス１０１は校正される
（１０２は校正された時刻パルス）。外部クロツク
１２０は、計算機のCPUに対しても割込み入力
となつている。CPUでは、例えば、ある現象に
対しての計測時間Ｔの測定そのものに使用され
る。設備計算機Ｂについても同様の時刻パルス校
正がなされる（１１２は計算機Ｂの校正された時
刻パルス）。
T1の外部クロツクパルス１２０は、オアゲート
４４を介してカウンタ４３にリセツト信号として
入力される。また、カウンタ４３の出力信号もオ
アゲート４４を介してカウンタ４３のリセツト信
号として入力される。内部クロツク発生器４１
は、クロツクパルス４１０を発生し、カウンタ４
３へ計数入力として与えている。カウンタ４３
は、クロツク４１０を一定数計数し時刻パルス１
０１を出力する。外部クロツク１２０は、定期リ
セツトに対し割込みをかける働きをする。従つ
て、周期T1毎に時刻パルス１０１は校正される
（１０２は校正された時刻パルス）。外部クロツク
１２０は、計算機のCPUに対しても割込み入力
となつている。CPUでは、例えば、ある現象に
対しての計測時間Ｔの測定そのものに使用され
る。設備計算機Ｂについても同様の時刻パルス校
正がなされる（１１２は計算機Ｂの校正された時
刻パルス）。
さて、第５図において、校正なしの場合、トリ
ツプ時間は、次の如く認識される。
ツプ時間は、次の如く認識される。
Ａ設備No.１トリツプ……1μs
〃 No.２ 〃 ……8μs
Ｂ設備No.１ 〃 ……2μs
〃 No.２ 〃 ……7μs
上記のようにＡ設備No.２トリツプとＢ設備No.２
トリツプの動作順序が誤つて認識することにな
る。
トリツプの動作順序が誤つて認識することにな
る。
ここで、T1周期の校正パルス（外部クロツク
１２０）で校正した場合のトリツプ時間は、次の
如く認識されトリツプの動作順序は正しく処理す
ることができる。
１２０）で校正した場合のトリツプ時間は、次の
如く認識されトリツプの動作順序は正しく処理す
ることができる。
Ａ設備No.１トリツプ……1μs
〃 No.２ 〃 ……T1＋2μs
Ｂ設備No.１ 〃 ……2μs
〃 No.２ 〃 ……T1＋3μs
ここで校正パルスの発信周期は、各計算機の内
部クロツクの誤差を考慮して、システム上の許容
値に入るように決定する。
部クロツクの誤差を考慮して、システム上の許容
値に入るように決定する。
許容誤差：ΔTP（See）
各設備計算機の内部：α，β…（See）
クロツク誤差
より校正最低パルス周波数：Nnio（Hz）は、
Nnio＝ΔTP／α＋β＋… ……(2)
となる。よつて１／Nnio以下の周期で校正すれ
ば、時刻パルスの誤差のパルス毎の誤差の集積も
支障無くなる。
ば、時刻パルスの誤差のパルス毎の誤差の集積も
支障無くなる。
本発明によれば、階層構成の計算機システムに
おいて、収集データの時刻管理を確実に行うこと
が可能となる。
おいて、収集データの時刻管理を確実に行うこと
が可能となる。
なお、システムのニーズに応じて、本発明と従
来のソフト管理方式を併用して、最適な管理方式
を採用することも可能である。また、外部クロツ
クを階層構成としてパルス伝送経路を簡素化する
ことも可能である。
来のソフト管理方式を併用して、最適な管理方式
を採用することも可能である。また、外部クロツ
クを階層構成としてパルス伝送経路を簡素化する
ことも可能である。
第１図は、従来の時刻制御装置を示す図、第２
図は、第１図に示した装置の動作説明図、第３図
は、本発明の時刻制御装置の一例を示す図、第４
図は、第３図に示された時刻校正回路の詳細構成
図、第５図は、本発明の動作説明図である。 １０……上位計算機、４０……設備計算機、２
０……外部クロツク発生器、４１……水晶発振
器、４２……校正回路、４３……カウンタ、４
４，４５……オアゲート。
図は、第１図に示した装置の動作説明図、第３図
は、本発明の時刻制御装置の一例を示す図、第４
図は、第３図に示された時刻校正回路の詳細構成
図、第５図は、本発明の動作説明図である。 １０……上位計算機、４０……設備計算機、２
０……外部クロツク発生器、４１……水晶発振
器、４２……校正回路、４３……カウンタ、４
４，４５……オアゲート。
Claims (1)
- １ 各自が独立に制御対象を管理する複数の下位
の計算機と、これらの下位の計算機を管理する上
位の計算機とで成り、各計算機が夫々内部で生成
した時刻パルスにて時刻管理を行う計算機システ
ムにおいて、各計算機が、各自の内部クロツク発
生器からのクロツクパルスを一定数計数する毎に
前記時刻パルスを出力する計数回路であつて各計
算機共通の外部クロツク発生源からの時刻校正用
クロツクが直接入力する毎に時刻パルスを校正す
る計数回路を備えると共に、前記外部クロツク発
生源として、時刻校正用クロツクの周期が、各計
算機における１時刻パルスの誤差の加算値にて計
算機システムの許容誤差を除算して得た値の逆数
値以下の値となるクロツクを発生するものを用い
たことを特徴とする計算機システムの時刻制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112993A JPS5816319A (ja) | 1981-07-21 | 1981-07-21 | 計算機システムの時刻制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112993A JPS5816319A (ja) | 1981-07-21 | 1981-07-21 | 計算機システムの時刻制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5816319A JPS5816319A (ja) | 1983-01-31 |
| JPH0435773B2 true JPH0435773B2 (ja) | 1992-06-12 |
Family
ID=14600732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112993A Granted JPS5816319A (ja) | 1981-07-21 | 1981-07-21 | 計算機システムの時刻制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816319A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792489A (en) * | 1985-12-27 | 1988-12-20 | Aderans Co., Ltd. | Synthetic fibers having uneven surfaces and a method of producing same |
| JP3597389B2 (ja) * | 1997-10-20 | 2004-12-08 | 富士通株式会社 | 時刻制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557967A (en) * | 1978-10-25 | 1980-04-30 | Hitachi Ltd | Timer coincidence method for multiple-computer system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812154Y2 (ja) * | 1979-02-08 | 1983-03-08 | 株式会社精工舎 | 親子時計 |
-
1981
- 1981-07-21 JP JP56112993A patent/JPS5816319A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557967A (en) * | 1978-10-25 | 1980-04-30 | Hitachi Ltd | Timer coincidence method for multiple-computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5816319A (ja) | 1983-01-31 |
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