JPS5882349A - コンピユ−タシステムのハ−ド異常対策装置 - Google Patents
コンピユ−タシステムのハ−ド異常対策装置Info
- Publication number
- JPS5882349A JPS5882349A JP56181666A JP18166681A JPS5882349A JP S5882349 A JPS5882349 A JP S5882349A JP 56181666 A JP56181666 A JP 56181666A JP 18166681 A JP18166681 A JP 18166681A JP S5882349 A JPS5882349 A JP S5882349A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- level
- hardware fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンピュータシステムにおいて何らかのハー
ド異常に起因して発生するプログラム暴走の被害を最小
に抑える暴走対策装置に関する。
ド異常に起因して発生するプログラム暴走の被害を最小
に抑える暴走対策装置に関する。
コンピュータシステムにおいて、プログラム暴走時の対
策としてウォッチドッグがある。これはプログラムが暴
走したときリセットをかけ、プログラムを正常に復帰さ
せることができる。しかしプログラム暴走がハード異常
による場合には何度リセットをかけても暴走が止まらな
いことがあり、暴走が長く続くほどメモリ内のデータの
破壊も多くなる。
策としてウォッチドッグがある。これはプログラムが暴
走したときリセットをかけ、プログラムを正常に復帰さ
せることができる。しかしプログラム暴走がハード異常
による場合には何度リセットをかけても暴走が止まらな
いことがあり、暴走が長く続くほどメモリ内のデータの
破壊も多くなる。
第１図に従来のウォッチドッグ回路を示す。リトリガブ
ルワンショツトマルチ１は、コンデンサ２と１抵抗乙に
より定まる時定数ＴＡを有し、リトリガブルワンショツ
トマルチ４は、コンデンサ５と抵抗乙により定まる時定
数ＴＢを有している。
ルワンショツトマルチ１は、コンデンサ２と１抵抗乙に
より定まる時定数ＴＡを有し、リトリガブルワンショツ
トマルチ４は、コンデンサ５と抵抗乙により定まる時定
数ＴＢを有している。
入力線ａにはコンピュータのプログラムにより時定数Ｔ
Ａより短かい周期の方形波パルスが導入されており、リ
トリガブルワンショツトマルチ１を常時トリガしている
。第３図に示すように、コンピュータシステムが正常に
動作しているときはリトリガブルワンショツトマルチ１
の出力Ｉ）は常時Ｈレベルである。従って、リトリガブ
ルワンショツトマルチ４の出力Ｃは常時Ｌレベルとなり
ＡＮＤゲート７の出力ｅは常時ＬレベルであってＣＰＵ
に対しリセットがかからない。これに対しコンピュータ
システムに異常が発生し、プログラムが暴走すると、第
４図の前半部に示すように、入力線ａニハルスが入力さ
れなくなる。このパルスの立ち上りからＴＡ後、出力わ
が立ち下り、ＩＪ ） ＩＪガブルワンショソトマルチ
４がトリガされるので、出力ＣがＴＢの間■レベルにな
る。この出力Ｃが立ち下る時ＡＮＤゲート７の出力ｅが
Ｉ■となり、ＣＰＵに対しリセットがががり、プログラ
ムが正常に戻れば再び入力線ａにパルスが人力される。
Ａより短かい周期の方形波パルスが導入されており、リ
トリガブルワンショツトマルチ１を常時トリガしている
。第３図に示すように、コンピュータシステムが正常に
動作しているときはリトリガブルワンショツトマルチ１
の出力Ｉ）は常時Ｈレベルである。従って、リトリガブ
ルワンショツトマルチ４の出力Ｃは常時Ｌレベルとなり
ＡＮＤゲート７の出力ｅは常時ＬレベルであってＣＰＵ
に対しリセットがかからない。これに対しコンピュータ
システムに異常が発生し、プログラムが暴走すると、第
４図の前半部に示すように、入力線ａニハルスが入力さ
れなくなる。このパルスの立ち上りからＴＡ後、出力わ
が立ち下り、ＩＪ ） ＩＪガブルワンショソトマルチ
４がトリガされるので、出力ＣがＴＢの間■レベルにな
る。この出力Ｃが立ち下る時ＡＮＤゲート７の出力ｅが
Ｉ■となり、ＣＰＵに対しリセットがががり、プログラ
ムが正常に戻れば再び入力線ａにパルスが人力される。
ところが、ハード異常によるプログラム暴走の場合は、
第４図の後半部に示すように、ｃＰＵにリセットがかか
ってもプログラム暴走がおさまらず、依然として入力ｉ
７ａにパルスが導入されないため、出力ｃ、ｄ、ｅの各
点は弛張発振現象を曾ｆり返す。
第４図の後半部に示すように、ｃＰＵにリセットがかか
ってもプログラム暴走がおさまらず、依然として入力ｉ
７ａにパルスが導入されないため、出力ｃ、ｄ、ｅの各
点は弛張発振現象を曾ｆり返す。
不発Ｉ！ｌＪは、このようなハード異常によるプログラ
ム暴走の際、メモリ内のデータの破壊を最少限に抑える
とともにオペレータにその旨を知らせる装置の提供を目
的とする。
ム暴走の際、メモリ内のデータの破壊を最少限に抑える
とともにオペレータにその旨を知らせる装置の提供を目
的とする。
本発明のハード異常対策装置は、要約すれば、従来のウ
ォッチドッグ回路にカウンタ及びその制御回路を付加し
、プログラム暴走時にＣＰ Ｕヘリセットパルスを出力
するとともに、連続して発生するリセットパルス数を計
数しその回数が所定数を超えるとハード異常が介牛した
と判定し、メモリのアクセスを禁止してデータを保護す
るとともに報知器によりその旨をオペレータに報知する
よう構成したことをＱＢａとしている。
ォッチドッグ回路にカウンタ及びその制御回路を付加し
、プログラム暴走時にＣＰ Ｕヘリセットパルスを出力
するとともに、連続して発生するリセットパルス数を計
数しその回数が所定数を超えるとハード異常が介牛した
と判定し、メモリのアクセスを禁止してデータを保護す
るとともに報知器によりその旨をオペレータに報知する
よう構成したことをＱＢａとしている。
第２図に本発明実施例の回路図を示す。ウォッ讐ドッグ
回路１０は第１図に示した従来のものと同一である。本
発明の特徴部分は、ウォッチドッグ回路１０の出力ｅを
ＮＯＲゲート１５を介してＮ分周カウンタ１６の入力端
子Ｃに導入し、分周出力ＱＮをＮＯＲゲート１５の入力
に帰還し、前段のリトリガブルワンショツトマルチ１の
出力信号ｂ’４ｉ：Ｎ分周カウンタ１６のリセット端子
Ｒに導入する回路を付加することにより構成される。
回路１０は第１図に示した従来のものと同一である。本
発明の特徴部分は、ウォッチドッグ回路１０の出力ｅを
ＮＯＲゲート１５を介してＮ分周カウンタ１６の入力端
子Ｃに導入し、分周出力ＱＮをＮＯＲゲート１５の入力
に帰還し、前段のリトリガブルワンショツトマルチ１の
出力信号ｂ’４ｉ：Ｎ分周カウンタ１６のリセット端子
Ｒに導入する回路を付加することにより構成される。
第５図に、この実施例のハード異常によるプログラム暴
走の場合のタイムチャートを示す。信号ａの立ち上りか
らＴＡ後１、信号すか立ち下り、後段のリトリガブルワ
ンショツトマルチ４がトリガされるので信号ＣがＴＢの
間１（レベルとなり、更に信号Ｃが立ち下る時、信号ｅ
がＨレベルになってＣＰＵに対しリセット信号が出力さ
れるが、ハード異常によるプログラム暴走であるためこ
れではおさまらず、信号ｅが繰り返して出力される。
走の場合のタイムチャートを示す。信号ａの立ち上りか
らＴＡ後１、信号すか立ち下り、後段のリトリガブルワ
ンショツトマルチ４がトリガされるので信号ＣがＴＢの
間１（レベルとなり、更に信号Ｃが立ち下る時、信号ｅ
がＨレベルになってＣＰＵに対しリセット信号が出力さ
れるが、ハード異常によるプログラム暴走であるためこ
れではおさまらず、信号ｅが繰り返して出力される。
Ｎ分周カウンタ１６はこの信号ｅをＮ （ｌｉ’ｌ計敵
したとき信号ｆがＨレベルに反転する。ｆがＨレベルに
なればＮＯＲ回路の出力はＬレベルになり、Ｎ分周カウ
ンタ１６のクロック入力がなく／「す、出力ｆは常時Ｈ
に保持される。この出力信号「をメモリアクセス禁止回
路やＴ、 Ｅ Ｄ点灯回路に導入すれば、データ保護及
びオペレータへの報知を行なうことができる。
したとき信号ｆがＨレベルに反転する。ｆがＨレベルに
なればＮＯＲ回路の出力はＬレベルになり、Ｎ分周カウ
ンタ１６のクロック入力がなく／「す、出力ｆは常時Ｈ
に保持される。この出力信号「をメモリアクセス禁止回
路やＴ、 Ｅ Ｄ点灯回路に導入すれば、データ保護及
びオペレータへの報知を行なうことができる。
本発明によれば、ハード異常のためにプログラムが暴走
した場合でも直ちにプログラム暴走が発生したと判定し
てメモリのアクセスを禁止することができるので、ハー
ド異常によるメモリ破壊を最少限にとどめることができ
る。
した場合でも直ちにプログラム暴走が発生したと判定し
てメモリのアクセスを禁止することができるので、ハー
ド異常によるメモリ破壊を最少限にとどめることができ
る。
第１図は従来例を示す回路図、第２図は本発明実施例を
示す回路図、第３図及び第４図は第１図に示す回路の作
用を説明するタイムチャート、第５図は第２図に示す回
路の作用を説明するタイム ４チヤートである
。 １０・・・・・・ウォッチドッグ回路 １５・・・・・・ＮＯＲゲート １６・・・・・・Ｎ分周カウンタ 特許出願人 シャープ株式会社 代理人 弁理士西 １）新
示す回路図、第３図及び第４図は第１図に示す回路の作
用を説明するタイムチャート、第５図は第２図に示す回
路の作用を説明するタイム ４チヤートである
。 １０・・・・・・ウォッチドッグ回路 １５・・・・・・ＮＯＲゲート １６・・・・・・Ｎ分周カウンタ 特許出願人 シャープ株式会社 代理人 弁理士西 １）新
Claims (1)
- 入力パルス信号（ａ）が所定時間以上途切れたときに出
力信号（ｅ）のレベルが反転するウォッチドッグ回路の
出力信号（ｅ）をコンピュータのリセット信号とする装
置において、上記出力信号（ｅ）が所定回数繰返し出力
されたときに検知信号（ｆ）を出力する回路手段を付加
し、上記検知信号（ｆ）によりプログラム暴走対策を講
するよう構成された、コンピュータシステムのハード異
常対策装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181666A JPS5882349A (ja) | 1981-11-11 | 1981-11-11 | コンピユ−タシステムのハ−ド異常対策装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181666A JPS5882349A (ja) | 1981-11-11 | 1981-11-11 | コンピユ−タシステムのハ−ド異常対策装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5882349A true JPS5882349A (ja) | 1983-05-17 |
| JPS6212536B2 JPS6212536B2 (ja) | 1987-03-19 |
Family
ID=16104739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181666A Granted JPS5882349A (ja) | 1981-11-11 | 1981-11-11 | コンピユ−タシステムのハ−ド異常対策装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255740A (ja) * | 1985-09-04 | 1987-03-11 | Nec Corp | マイクロプロセツサ暴走監視回路 |
| JPS62237537A (ja) * | 1986-04-08 | 1987-10-17 | Nec Corp | 故障検出回路 |
| JPS6413652A (en) * | 1987-07-07 | 1989-01-18 | Nec Corp | Single chip microcomputer |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011010448A (ja) * | 2009-06-25 | 2011-01-13 | Yazaki Corp | 制御ユニット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822462A (ja) * | 1981-08-04 | 1983-02-09 | Nissin Electric Co Ltd | プログラム監視回路 |
-
1981
- 1981-11-11 JP JP56181666A patent/JPS5882349A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822462A (ja) * | 1981-08-04 | 1983-02-09 | Nissin Electric Co Ltd | プログラム監視回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255740A (ja) * | 1985-09-04 | 1987-03-11 | Nec Corp | マイクロプロセツサ暴走監視回路 |
| JPS62237537A (ja) * | 1986-04-08 | 1987-10-17 | Nec Corp | 故障検出回路 |
| JPS6413652A (en) * | 1987-07-07 | 1989-01-18 | Nec Corp | Single chip microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6212536B2 (ja) | 1987-03-19 |
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