JPS6212536B2 - - Google Patents
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- Publication number
- JPS6212536B2 JPS6212536B2 JP56181666A JP18166681A JPS6212536B2 JP S6212536 B2 JPS6212536 B2 JP S6212536B2 JP 56181666 A JP56181666 A JP 56181666A JP 18166681 A JP18166681 A JP 18166681A JP S6212536 B2 JPS6212536 B2 JP S6212536B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- program
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005856 abnormality Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、コンピユータシステムにおいて何ら
かのハード異常に起因して発生するプログラム暴
走の被害を最小に抑える暴走対策装置に関する。
かのハード異常に起因して発生するプログラム暴
走の被害を最小に抑える暴走対策装置に関する。
コンピユータシステムにおいて、プログラム暴
走時の対策としてウオツチドツグがある。これは
プログラムが暴走したときリセツトをかけ、プロ
グラムを正常に復帰させることができる。しかし
プログラム暴走がハード異常による場合には何度
リセツトをかけても暴走が止まらないことがあ
り、暴走が長く続くほどメモリ内のデータの破壊
も多くなる。
走時の対策としてウオツチドツグがある。これは
プログラムが暴走したときリセツトをかけ、プロ
グラムを正常に復帰させることができる。しかし
プログラム暴走がハード異常による場合には何度
リセツトをかけても暴走が止まらないことがあ
り、暴走が長く続くほどメモリ内のデータの破壊
も多くなる。
第１図に従来のウオツチドツグ回路を示す。リ
トリガブルワンシヨツトマルチ１は、コンデンサ
２と抵抗３により定まる時定数ＴAを有し、リト
リガブルワンシヨツトマルチ４は、コンデンサ５
と抵抗６により定まる時定数ＴBを有している。
入力線ａにはコンピユータのプログラムにより時
定数ＴAより短かい周期の方形波パルスが導入さ
れており、リトリガブルワンシヨツトマルチ１を
常時トリガしている。第３図に示すように、コン
ピユータシステムが正常に動作しているときはリ
トリガブルワンシヨツトマルチ１の出力ｂは常時
Ｈレベルである。従つて、リトリガブルワンシヨ
ツトマルチ４の出力ｃは常時Ｌレベルとなり
ANDゲート７の出力ｅは常時Ｌレベルであつて
CPUに対しリセツトがかからない。これに対し
コンピユータシステムに異常が発生し、プログラ
ムが暴走すると、第４図の前半部に示すように、
入力線ａにパルスが入力されなくなる。このパル
スの立ち上りからＴA後、出力ｂが立ち下り、、リ
トリガブルワンシヨツトマルチ４がトリガされる
ので、出力ｃがＴBの間Ｈレベルになる。この出
力ｃが立ち下る時ANDゲート７の出力ｅがＨと
なり、CPUに対しリセツトがかかり、プログラ
ムが正常に戻れば再び入力線ａにパルスが入力さ
れる。ところが、ハード異常によるプログラム暴
走の場合は、第４図の後半部に示すように、
CPUにリセツトがかかつてもプログラム暴走が
おさまらず、依然として入力線ａにパルスが導入
されないため、出力ｃ，ｄ，ｅの各点は弛張発振
現象を繰り返す。
トリガブルワンシヨツトマルチ１は、コンデンサ
２と抵抗３により定まる時定数ＴAを有し、リト
リガブルワンシヨツトマルチ４は、コンデンサ５
と抵抗６により定まる時定数ＴBを有している。
入力線ａにはコンピユータのプログラムにより時
定数ＴAより短かい周期の方形波パルスが導入さ
れており、リトリガブルワンシヨツトマルチ１を
常時トリガしている。第３図に示すように、コン
ピユータシステムが正常に動作しているときはリ
トリガブルワンシヨツトマルチ１の出力ｂは常時
Ｈレベルである。従つて、リトリガブルワンシヨ
ツトマルチ４の出力ｃは常時Ｌレベルとなり
ANDゲート７の出力ｅは常時Ｌレベルであつて
CPUに対しリセツトがかからない。これに対し
コンピユータシステムに異常が発生し、プログラ
ムが暴走すると、第４図の前半部に示すように、
入力線ａにパルスが入力されなくなる。このパル
スの立ち上りからＴA後、出力ｂが立ち下り、、リ
トリガブルワンシヨツトマルチ４がトリガされる
ので、出力ｃがＴBの間Ｈレベルになる。この出
力ｃが立ち下る時ANDゲート７の出力ｅがＨと
なり、CPUに対しリセツトがかかり、プログラ
ムが正常に戻れば再び入力線ａにパルスが入力さ
れる。ところが、ハード異常によるプログラム暴
走の場合は、第４図の後半部に示すように、
CPUにリセツトがかかつてもプログラム暴走が
おさまらず、依然として入力線ａにパルスが導入
されないため、出力ｃ，ｄ，ｅの各点は弛張発振
現象を繰り返す。
本発明は、このようなハード異常によるプログ
ラム暴走の際、メモリ内のデータの破壊を最少限
に抑えるとともにオペレータにその旨を知らせる
装置の提供を目的とする。
ラム暴走の際、メモリ内のデータの破壊を最少限
に抑えるとともにオペレータにその旨を知らせる
装置の提供を目的とする。
本発明のハード異常対策装置は、要約すれば、
従来のウオツチドツグ回路にカウンタ及びその制
御回路を付加し、プログラム暴走時にCPUへリ
セツトパルスを出力するとともに、連続して発生
するリセツトパルス数を計数しその回数が所定数
を超えるとハード異常が発生したと判定し、メモ
リのアクセスを禁止してデータを保護するととも
に報知器によりその旨をオペレータに報知するよ
う構成したことを特徴としている。
従来のウオツチドツグ回路にカウンタ及びその制
御回路を付加し、プログラム暴走時にCPUへリ
セツトパルスを出力するとともに、連続して発生
するリセツトパルス数を計数しその回数が所定数
を超えるとハード異常が発生したと判定し、メモ
リのアクセスを禁止してデータを保護するととも
に報知器によりその旨をオペレータに報知するよ
う構成したことを特徴としている。
第２図に本発明実施例の回路図を示す。ウオツ
チドツグ回路１０は第１図に示した従来のものと
同一である。本発明の特徴部分は、ウオツチドツ
グ回路１０の出力ｅをNORゲート１５を介して
Ｎ分周カウンタ１６の入力端子Ｃに導入し、分周
出力ＱNをNORゲート１５の入力に帰還し、前段
のリトリガブルワンシヨツトマルチ１の出力信号
ｂをＮ分周カウンタ１６のリセツト端子Ｒに導入
する回路を付加することにより構成される。
チドツグ回路１０は第１図に示した従来のものと
同一である。本発明の特徴部分は、ウオツチドツ
グ回路１０の出力ｅをNORゲート１５を介して
Ｎ分周カウンタ１６の入力端子Ｃに導入し、分周
出力ＱNをNORゲート１５の入力に帰還し、前段
のリトリガブルワンシヨツトマルチ１の出力信号
ｂをＮ分周カウンタ１６のリセツト端子Ｒに導入
する回路を付加することにより構成される。
第５図に、この実施例のハード異常によるプロ
グラム暴走の場合のタイムチヤートを示す。信号
ａの立ち上りからＴA後、信号ｂが立ち下り、後
段のリトリガブルワンシヨツトマルチ４がトリガ
されるので信号ｃがＴBの間Ｈレベルとなり、更
に信号ｃが立ち下る時、信号ｅがＨレベルになつ
てCPUに対しリセツト信号が出力されるが、ハ
ード異常によるプログラム暴走であるためこれで
はおさまらず、信号ｅが繰り返して出力される。
Ｎ分周カウンタ１６はこの信号ｅをＮ個計数した
とき信号ｆがＨレベルに反転する。ｆがＨレベル
になればNOR回路の出力はＬレベルになり、Ｎ
分周カウンタ１６のクロツク入力がなくなり、出
力ｆは常時Ｈに保時される。この出力信号ｆをメ
モリアクセス禁止回路やLED点灯回路に導入す
れば、データ保護及びオペレータへの報知を行な
うことができる。
グラム暴走の場合のタイムチヤートを示す。信号
ａの立ち上りからＴA後、信号ｂが立ち下り、後
段のリトリガブルワンシヨツトマルチ４がトリガ
されるので信号ｃがＴBの間Ｈレベルとなり、更
に信号ｃが立ち下る時、信号ｅがＨレベルになつ
てCPUに対しリセツト信号が出力されるが、ハ
ード異常によるプログラム暴走であるためこれで
はおさまらず、信号ｅが繰り返して出力される。
Ｎ分周カウンタ１６はこの信号ｅをＮ個計数した
とき信号ｆがＨレベルに反転する。ｆがＨレベル
になればNOR回路の出力はＬレベルになり、Ｎ
分周カウンタ１６のクロツク入力がなくなり、出
力ｆは常時Ｈに保時される。この出力信号ｆをメ
モリアクセス禁止回路やLED点灯回路に導入す
れば、データ保護及びオペレータへの報知を行な
うことができる。
本発明によれば、ハード異常のためにプログラ
ムが暴走した場合でも直ちにプログラム暴走が発
生したと判定してメモリのアクセスを禁止するこ
とができるので、ハード異常によるメモリ破壊を
最少限にとどめることができる。
ムが暴走した場合でも直ちにプログラム暴走が発
生したと判定してメモリのアクセスを禁止するこ
とができるので、ハード異常によるメモリ破壊を
最少限にとどめることができる。
第１図は従来例を示す回路図、第２図は本発明
実施例を示す回路図、第３図及び第４図は第１図
に示す回路の作用を説明するタイムチヤート、第
５図は第２図に示す回路の作用を説明するタイム
チヤートである。 １０……ウオツチドツグ回路、１５……NOR
ゲート、１６……Ｎ分周カウンタ。
実施例を示す回路図、第３図及び第４図は第１図
に示す回路の作用を説明するタイムチヤート、第
５図は第２図に示す回路の作用を説明するタイム
チヤートである。 １０……ウオツチドツグ回路、１５……NOR
ゲート、１６……Ｎ分周カウンタ。
Claims (1)
- １ 入力パルス信号ａが所定時間以上途切れたと
きに出力信号ｅのレベルが反転するウオツチドツ
グ回路の出力信号ｅをコンピユータのリセツト信
号とする装置において、上記出力信号ｅが所定回
数繰返し出力されたときにコンピユータのメモリ
アクセスを禁止するとともにハード異常を報知す
る信号ｆを出力する回路手段を備え、上記信号ｆ
によりプログラム暴走対策を講ずるよう構成され
たコンピユータシステムのハード異常対策装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181666A JPS5882349A (ja) | 1981-11-11 | 1981-11-11 | コンピユ−タシステムのハ−ド異常対策装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181666A JPS5882349A (ja) | 1981-11-11 | 1981-11-11 | コンピユ−タシステムのハ−ド異常対策装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5882349A JPS5882349A (ja) | 1983-05-17 |
| JPS6212536B2 true JPS6212536B2 (ja) | 1987-03-19 |
Family
ID=16104739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181666A Granted JPS5882349A (ja) | 1981-11-11 | 1981-11-11 | コンピユ−タシステムのハ−ド異常対策装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011010448A (ja) * | 2009-06-25 | 2011-01-13 | Yazaki Corp | 制御ユニット |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255740A (ja) * | 1985-09-04 | 1987-03-11 | Nec Corp | マイクロプロセツサ暴走監視回路 |
| JPS62237537A (ja) * | 1986-04-08 | 1987-10-17 | Nec Corp | 故障検出回路 |
| JPH0769869B2 (ja) * | 1987-07-07 | 1995-07-31 | 日本電気株式会社 | シングルチツプマイクロコンピユ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822462A (ja) * | 1981-08-04 | 1983-02-09 | Nissin Electric Co Ltd | プログラム監視回路 |
-
1981
- 1981-11-11 JP JP56181666A patent/JPS5882349A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822462A (ja) * | 1981-08-04 | 1983-02-09 | Nissin Electric Co Ltd | プログラム監視回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011010448A (ja) * | 2009-06-25 | 2011-01-13 | Yazaki Corp | 制御ユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5882349A (ja) | 1983-05-17 |
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