JPH0769869B2 - シングルチツプマイクロコンピユ−タ - Google Patents
シングルチツプマイクロコンピユ−タInfo
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- JPH0769869B2 JPH0769869B2 JP62170051A JP17005187A JPH0769869B2 JP H0769869 B2 JPH0769869 B2 JP H0769869B2 JP 62170051 A JP62170051 A JP 62170051A JP 17005187 A JP17005187 A JP 17005187A JP H0769869 B2 JPH0769869 B2 JP H0769869B2
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- read
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- data
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PROMを内蔵し、該PROM中に特定領域を有する
シングルチップマイクロコンピュータに関する。
シングルチップマイクロコンピュータに関する。
近年はLSI製造技術の進歩により、シングルチップマイ
クロコンピュータ（以下、シングルチップマイコンと記
す）の分野においても高集積化が進み、単位機能当たり
のコストの低下も著しくなってきている。
クロコンピュータ（以下、シングルチップマイコンと記
す）の分野においても高集積化が進み、単位機能当たり
のコストの低下も著しくなってきている。
従来、銀行などの金融機関においては磁気カードが主に
使用されてきたが、磁気カードは記憶容量が少なく、ま
たセキュリティの面で問題があり、最近では不正使用、
偽造など多くの犯罪が頻発し、大きな社会問題となって
いる。そこでこの磁気カードに代るものとして、シング
ルチップマイコンを搭載したICカードが登場し、国内外
において実用化に向けて大規模な実験が進んでいる。こ
のICカードは磁気カードに比べ、記憶容量も数段大き
く、またカード内にコンピュータ機能を内蔵しているの
でセキュリティの面でも格段の信頼度がある。
使用されてきたが、磁気カードは記憶容量が少なく、ま
たセキュリティの面で問題があり、最近では不正使用、
偽造など多くの犯罪が頻発し、大きな社会問題となって
いる。そこでこの磁気カードに代るものとして、シング
ルチップマイコンを搭載したICカードが登場し、国内外
において実用化に向けて大規模な実験が進んでいる。こ
のICカードは磁気カードに比べ、記憶容量も数段大き
く、またカード内にコンピュータ機能を内蔵しているの
でセキュリティの面でも格段の信頼度がある。
一般にシングルチップマイコンを搭載したICカードにお
いては、データメモリの大部分にUVEPROM（Ultra−Viol
et Erasable Programmable ROM）またはEEPROM（Electr
ical Erasable Programmable ROM）を使用しており（以
後UVEPROM、EEPROMを総じてPROMと称する）、そのデー
タメモリをいくつかの領域に分割しそのアクセスを管理
している。
いては、データメモリの大部分にUVEPROM（Ultra−Viol
et Erasable Programmable ROM）またはEEPROM（Electr
ical Erasable Programmable ROM）を使用しており（以
後UVEPROM、EEPROMを総じてPROMと称する）、そのデー
タメモリをいくつかの領域に分割しそのアクセスを管理
している。
銀行などの金融機関においてキャッシュカード、クレジ
ットカードとしてICカードを使用する場合、この分割さ
れたデータメモリの一部をシークレットゾーン（Secret
Zone）と呼び、銀行の口座番号、IDナンバー、シーク
レットナンバーなど機密性の高いデータを格納するのに
使用している。上記シークレットゾーンはICカードの不
正使用、偽造を防止する上で重要な部分であって、従来
ソフトウエアにより前記領域に対するアクセスを管理
し、特別な場合だけ前記領域に対しアクセスできるよう
になっている。
ットカードとしてICカードを使用する場合、この分割さ
れたデータメモリの一部をシークレットゾーン（Secret
Zone）と呼び、銀行の口座番号、IDナンバー、シーク
レットナンバーなど機密性の高いデータを格納するのに
使用している。上記シークレットゾーンはICカードの不
正使用、偽造を防止する上で重要な部分であって、従来
ソフトウエアにより前記領域に対するアクセスを管理
し、特別な場合だけ前記領域に対しアクセスできるよう
になっている。
第４図は、データメモリ中にシークレットゾーンを有す
るシングルチップマイコンの従来例のブロック図、第５
図はシークレットゾーン14へのアクセス方法を示すフロ
ーチャートである。
るシングルチップマイコンの従来例のブロック図、第５
図はシークレットゾーン14へのアクセス方法を示すフロ
ーチャートである。
プログラムカウンタ１は命令コードの格納アドレスを指
すポインタである。ROM（Read Only Memory）２はユー
ザプログラム格納に用いる読出し専用メモリである。ア
ドレスバス３はアドレスデータを転送するバスである。
データバス４は中央処理装置（以下CPUと呼ぶ）の処理
データを転送するバスである。命令レジスタ５はROM2か
ら読出された命令コードが格納されるレジスタである。
CPU制御回路６は命令レジスタ５に格納された命令コー
ドで指定されたCPU動作を制御する回路である。テンポ
ラリレジスタ７および８は算術論理演算ユニット９への
入力データを一時保持するためのレジスタである。算術
論理演算ユニット９はテンポラリレジスタ7,8に格納さ
れたデータに対し算術論理演算を行ない、結果をデータ
バス４へ出力する。RAM10は汎用レジスタおよび様々な
処理データ格納用として用いられる読出し、書込みが可
能なメモリで、アドレスバス３でアドレス指定される格
納データをデータバス４へ出力するか、データバス４上
のデータをアドレスバス３で指定されるアドレスに格納
する。RAM10内には、演算の中心となる汎用レジスタ群1
01、カードユーザーが端末より入力したデータ（IDナン
バー等）がポート12を介して格納されるキー入力データ
格納領域102およびPROM11内シークレットゾーン14への
アクセスを制御する読出し許可フラグ103、書込み許可
フラグ104を有している。PROM11はデータメモリとしてU
VEPROMまたはEEPROMを内蔵しており、データメモリ内に
はシークレットゾーン14（カードのIDナンバー格納領域
141、シークレットナンバー格納領域142、口座番号格納
領域143）を有しており、CPUのメモリライト命令により
メモリライト信号112が出力されるとアドレスバス３上
のアドレスに対しデータバス４上のデータを書込み、CP
Uのメモリリード命令によりメモリリード信号111出力さ
れるとアドレスバス３上のアドレスデータで指定される
データをデータバス４上に出力する。ライト電圧16はPR
OM11においてライト動作を行うのに必要な電圧であり、
チップ外より供給するかチップ内部で昇圧回路により作
成する。ポート12は、チップ外部との通信を行なうため
のポートで、データバス４のデータを外部に出力し、外
部からのデータを入力する機能を持つ。プログラムカウ
ンタ１、命令レジスタ５、CPU制御回路６、テンポラリ
レジスタ７および８、汎用レジスタ群101、算術論理演
算ユニット９からなるブロックはCPUを構成している。
割込み制御回路13はポート12などの周辺ハードウエアか
ら発生する割込み信号の受け付け、制御を行ない、CPU
に割込み処理を実行させる。
すポインタである。ROM（Read Only Memory）２はユー
ザプログラム格納に用いる読出し専用メモリである。ア
ドレスバス３はアドレスデータを転送するバスである。
データバス４は中央処理装置（以下CPUと呼ぶ）の処理
データを転送するバスである。命令レジスタ５はROM2か
ら読出された命令コードが格納されるレジスタである。
CPU制御回路６は命令レジスタ５に格納された命令コー
ドで指定されたCPU動作を制御する回路である。テンポ
ラリレジスタ７および８は算術論理演算ユニット９への
入力データを一時保持するためのレジスタである。算術
論理演算ユニット９はテンポラリレジスタ7,8に格納さ
れたデータに対し算術論理演算を行ない、結果をデータ
バス４へ出力する。RAM10は汎用レジスタおよび様々な
処理データ格納用として用いられる読出し、書込みが可
能なメモリで、アドレスバス３でアドレス指定される格
納データをデータバス４へ出力するか、データバス４上
のデータをアドレスバス３で指定されるアドレスに格納
する。RAM10内には、演算の中心となる汎用レジスタ群1
01、カードユーザーが端末より入力したデータ（IDナン
バー等）がポート12を介して格納されるキー入力データ
格納領域102およびPROM11内シークレットゾーン14への
アクセスを制御する読出し許可フラグ103、書込み許可
フラグ104を有している。PROM11はデータメモリとしてU
VEPROMまたはEEPROMを内蔵しており、データメモリ内に
はシークレットゾーン14（カードのIDナンバー格納領域
141、シークレットナンバー格納領域142、口座番号格納
領域143）を有しており、CPUのメモリライト命令により
メモリライト信号112が出力されるとアドレスバス３上
のアドレスに対しデータバス４上のデータを書込み、CP
Uのメモリリード命令によりメモリリード信号111出力さ
れるとアドレスバス３上のアドレスデータで指定される
データをデータバス４上に出力する。ライト電圧16はPR
OM11においてライト動作を行うのに必要な電圧であり、
チップ外より供給するかチップ内部で昇圧回路により作
成する。ポート12は、チップ外部との通信を行なうため
のポートで、データバス４のデータを外部に出力し、外
部からのデータを入力する機能を持つ。プログラムカウ
ンタ１、命令レジスタ５、CPU制御回路６、テンポラリ
レジスタ７および８、汎用レジスタ群101、算術論理演
算ユニット９からなるブロックはCPUを構成している。
割込み制御回路13はポート12などの周辺ハードウエアか
ら発生する割込み信号の受け付け、制御を行ない、CPU
に割込み処理を実行させる。
次に、本従来例の動作を説明する。
プログラムカウンタ１で指定されるアドレスの命令コー
ドをROM2から読出し、データバス４を介して命令レジス
タ５に格納する。命令レジスタ５に格納された命令コー
ドはCPU制御回路６へ入力され、プログラマブル・ロジ
ック・アレイ（PLA）などのハードウエアによってデコ
ードされて命令機能が実行される。例えば汎用レジスタ
間の二項演算の場合、汎用レジスタ群101の内容をRAM10
から読出し、テンポラリレジスタ７および８に格納す
る。次に算術論理演算ユニット９を動作させ、演算結果
をデータバス４を介してデスティネーションが汎用レジ
スタの場合RAM10内の汎用レジスタ群101の対応するレジ
スタに書込む。
ドをROM2から読出し、データバス４を介して命令レジス
タ５に格納する。命令レジスタ５に格納された命令コー
ドはCPU制御回路６へ入力され、プログラマブル・ロジ
ック・アレイ（PLA）などのハードウエアによってデコ
ードされて命令機能が実行される。例えば汎用レジスタ
間の二項演算の場合、汎用レジスタ群101の内容をRAM10
から読出し、テンポラリレジスタ７および８に格納す
る。次に算術論理演算ユニット９を動作させ、演算結果
をデータバス４を介してデスティネーションが汎用レジ
スタの場合RAM10内の汎用レジスタ群101の対応するレジ
スタに書込む。
次に第４図を用いてPROM11内のシークレットゾーン14へ
のアクセス方法について説明する。
のアクセス方法について説明する。
まず最初にユーザーが外部装置よりキー入力したデータ
（IDナンバー）をポート12を介してRAM10内のキー入力
データ格納領域102に格納する。次にROM2に格納されて
いるプログラムにより、キー入力データ格納領域102に
格納されているキー入力されたIDナンバーとあらかじめ
定義されていてPROM11内に設定されているIDナンバー格
納領域141の値との比較を行なう。比較した結果、一致
した場合は、さらにホストコンピュータにより発生させ
た乱数やシークレットナンバーなどを用いてキー入力さ
れたデータに対し算術論理演算ユニット９で演算処理を
施す。同様の演算をオンラインでホストコンピュータに
より実行後結果をポート12を介して受けとる。次に、両
結果を比較し、同一の場合のみ正当な外部装置であるこ
とを認証する。上記認証の結果、正当な外部装置と判定
した場合はRAM10内の読出し許可フラグ103および書込み
許可フラグ104を“1"にし、不一致の場合は読出し許可
フラグ103および書込み許可フラグ104は“0"とする。
（IDナンバー）をポート12を介してRAM10内のキー入力
データ格納領域102に格納する。次にROM2に格納されて
いるプログラムにより、キー入力データ格納領域102に
格納されているキー入力されたIDナンバーとあらかじめ
定義されていてPROM11内に設定されているIDナンバー格
納領域141の値との比較を行なう。比較した結果、一致
した場合は、さらにホストコンピュータにより発生させ
た乱数やシークレットナンバーなどを用いてキー入力さ
れたデータに対し算術論理演算ユニット９で演算処理を
施す。同様の演算をオンラインでホストコンピュータに
より実行後結果をポート12を介して受けとる。次に、両
結果を比較し、同一の場合のみ正当な外部装置であるこ
とを認証する。上記認証の結果、正当な外部装置と判定
した場合はRAM10内の読出し許可フラグ103および書込み
許可フラグ104を“1"にし、不一致の場合は読出し許可
フラグ103および書込み許可フラグ104は“0"とする。
次に第５図に示すフローチャートを用いてシークレット
ゾーン14に対するデータアクセスの詳細を説明する。
ゾーン14に対するデータアクセスの詳細を説明する。
メモリへのアクセスにおいては、PROM11内シークレット
ゾーン14へのアクセスがどうか判定する（ステップ2
1）。シークレットゾーン14へのアクセスの場合、シー
クレットゾーンアクセス用プログラムに分岐し、最初に
当該命令がデータライト命令かデータリード命令か判別
する（ステップ22）。データライト命令の場合、書込み
許可フラグ104の値をチェックし（ステップ23）、“1"
の場合は書込みが許可されたとしてCPUのメモリライト
命令によりメモリライト信号112を出力すると同時にア
ドレスデータ、書込みデータを各々アドレスバス３、デ
ータバス４に出力しシークレットゾーン14への書込み動
作をPROM11に行なわせる（ステップ26）。また、書込み
許可フラグ104が“0"の場合は書込み禁止であるので書
込み動作は行なわず、アクセスエラールーチンを実行す
る（ステップ25）。ステップ22においてデータリード命
令と判別すると、RAM10内の読出し許可フラグ103の値を
チェックし（ステップ24）、“1"の場合はシークレット
ゾーン14内のデータ読出しが許可されたとしてCPUのメ
モリリード命令によりアドレスバス３にアドレスデータ
を出力すると同時にメモリリード信号111を出力してシ
ークレットゾーン14よりデータをデータバス４上に読出
す（ステップ27）。また、読出し許可フラグ103が“0"
の場合は読出し動作は行なわず、アクセスエラールーチ
ンを実行する（ステップ25）。アクセスエラー処理ルー
チンではアクセスエラーの回数の計数などを行ない、そ
の値によりカードを使用不能とする処理を行なう。
ゾーン14へのアクセスがどうか判定する（ステップ2
1）。シークレットゾーン14へのアクセスの場合、シー
クレットゾーンアクセス用プログラムに分岐し、最初に
当該命令がデータライト命令かデータリード命令か判別
する（ステップ22）。データライト命令の場合、書込み
許可フラグ104の値をチェックし（ステップ23）、“1"
の場合は書込みが許可されたとしてCPUのメモリライト
命令によりメモリライト信号112を出力すると同時にア
ドレスデータ、書込みデータを各々アドレスバス３、デ
ータバス４に出力しシークレットゾーン14への書込み動
作をPROM11に行なわせる（ステップ26）。また、書込み
許可フラグ104が“0"の場合は書込み禁止であるので書
込み動作は行なわず、アクセスエラールーチンを実行す
る（ステップ25）。ステップ22においてデータリード命
令と判別すると、RAM10内の読出し許可フラグ103の値を
チェックし（ステップ24）、“1"の場合はシークレット
ゾーン14内のデータ読出しが許可されたとしてCPUのメ
モリリード命令によりアドレスバス３にアドレスデータ
を出力すると同時にメモリリード信号111を出力してシ
ークレットゾーン14よりデータをデータバス４上に読出
す（ステップ27）。また、読出し許可フラグ103が“0"
の場合は読出し動作は行なわず、アクセスエラールーチ
ンを実行する（ステップ25）。アクセスエラー処理ルー
チンではアクセスエラーの回数の計数などを行ない、そ
の値によりカードを使用不能とする処理を行なう。
上述した従来のシングルチップマイクロコンピュータ
は、秘匿データを格納するシークレットゾーンに対する
アクセス管理をすべてユーザーのソフトウエアにより行
なっているため、このようなマイクロコンピュータをカ
ードに搭載した場合、外部からの通信手段を用いた不当
なアクセスまたは内蔵ROMパターンの解読により、上記
シークレットゾーンに対し不当なデータアクセスが行な
われることが考えられ、また、データメモリとして紫外
線消去型読出し専用メモリ（UVEPROM）が使用されてい
る時は、ROMセルに常にライト電圧を印加している場合
もあるので、プログラムが暴走した時シークレットゾー
ンに対し不当な書込みが行なわれ、その結果カードが使
用不可能となる危険性があり、さらに、データメモリに
電気消去型読出し専用メモリ（EEPROM）が使用されてい
る場合には、書込み命令が実行されるとPROM内部で自動
的に書込み用の電圧が生成されるので、前記UVEPROMの
場合と同様、シークレットゾーンに対し、不当な書込み
が行なわれる可能性があるという欠点がある。
は、秘匿データを格納するシークレットゾーンに対する
アクセス管理をすべてユーザーのソフトウエアにより行
なっているため、このようなマイクロコンピュータをカ
ードに搭載した場合、外部からの通信手段を用いた不当
なアクセスまたは内蔵ROMパターンの解読により、上記
シークレットゾーンに対し不当なデータアクセスが行な
われることが考えられ、また、データメモリとして紫外
線消去型読出し専用メモリ（UVEPROM）が使用されてい
る時は、ROMセルに常にライト電圧を印加している場合
もあるので、プログラムが暴走した時シークレットゾー
ンに対し不当な書込みが行なわれ、その結果カードが使
用不可能となる危険性があり、さらに、データメモリに
電気消去型読出し専用メモリ（EEPROM）が使用されてい
る場合には、書込み命令が実行されるとPROM内部で自動
的に書込み用の電圧が生成されるので、前記UVEPROMの
場合と同様、シークレットゾーンに対し、不当な書込み
が行なわれる可能性があるという欠点がある。
本発明のシングルチップマイクロコンピュータは、 アドレスバス上のアドレスをデコードし、前記特定領域
が選択された場合にゾーンセレクト信号を出力するアド
レスデコーダと、 書込み許可フラグと、 読出し許可フラグと、 CPUが特殊命令を実行するとリセットされて動作を開始
し、オーバーフローするとオーバーフロー信号を出力し
てCPUに対して割込み処理要求を行なうとともに読出し
フラグおよび書込みフラグをそれぞれ読出し不可、書込
み不可状態に設定する暴走検出用タイマと、 ゾーンセレクト信号とメモリリード信号が出力され、か
つ読出し許可フラグが読出し許可になっているときにの
みリードストローブ信号をPROMに出力するゲート回路
と、 ゾーンセレクト信号とメモリライト信号が出力され、か
つ書込み許可フラグが書込み許可になっているときにの
みライトストローブ信号をPROMに出力するゲート回路
と、 ゾーンセレクト信号が出力されているが、リードストロ
ーブ信号、ライトストローブ信号が共に出力されていな
いとき、アクセスエラー信号を出力して、CPUに割込み
処理要求を行なうゲート回路とを有し、 CPUは前記特定領域に対してデータを書込む場合には書
込み許可フラグを書込み許可状態に設定し、メモリライ
ト信号を出力し、データの書込みが終了すると、書込み
許可フラグを書込み不可状態に設定し、前記特定領域か
らデータを読出す場合には、読出し許可フラグを読出し
許可状態に設定し、メモリリード信号を出力し、データ
の読出しが終了すると、読出し許可フラグを読出し不可
状態に設定する。
が選択された場合にゾーンセレクト信号を出力するアド
レスデコーダと、 書込み許可フラグと、 読出し許可フラグと、 CPUが特殊命令を実行するとリセットされて動作を開始
し、オーバーフローするとオーバーフロー信号を出力し
てCPUに対して割込み処理要求を行なうとともに読出し
フラグおよび書込みフラグをそれぞれ読出し不可、書込
み不可状態に設定する暴走検出用タイマと、 ゾーンセレクト信号とメモリリード信号が出力され、か
つ読出し許可フラグが読出し許可になっているときにの
みリードストローブ信号をPROMに出力するゲート回路
と、 ゾーンセレクト信号とメモリライト信号が出力され、か
つ書込み許可フラグが書込み許可になっているときにの
みライトストローブ信号をPROMに出力するゲート回路
と、 ゾーンセレクト信号が出力されているが、リードストロ
ーブ信号、ライトストローブ信号が共に出力されていな
いとき、アクセスエラー信号を出力して、CPUに割込み
処理要求を行なうゲート回路とを有し、 CPUは前記特定領域に対してデータを書込む場合には書
込み許可フラグを書込み許可状態に設定し、メモリライ
ト信号を出力し、データの書込みが終了すると、書込み
許可フラグを書込み不可状態に設定し、前記特定領域か
らデータを読出す場合には、読出し許可フラグを読出し
許可状態に設定し、メモリリード信号を出力し、データ
の読出しが終了すると、読出し許可フラグを読出し不可
状態に設定する。
〔作用〕 このように、シークレットゾーンに対するアクセス管理
を簡単なハードウエアを付加して行なうことにより、従
来シークレットゾーンへのデータアクセス許可をソフト
ウエア処理により行なっていた時に生じる不当なデータ
アクセスを禁止しセキュリティ性をより高めることがで
き、また、ROM内のプログラムが暴走した場合でも、暴
走検出用タイマの出力信号によりアクセス許可フラグが
リセットされたシークレットゾーン内のデータはアクセ
スが禁止されるため、より確実なフェイルセーフを実現
できる。
を簡単なハードウエアを付加して行なうことにより、従
来シークレットゾーンへのデータアクセス許可をソフト
ウエア処理により行なっていた時に生じる不当なデータ
アクセスを禁止しセキュリティ性をより高めることがで
き、また、ROM内のプログラムが暴走した場合でも、暴
走検出用タイマの出力信号によりアクセス許可フラグが
リセットされたシークレットゾーン内のデータはアクセ
スが禁止されるため、より確実なフェイルセーフを実現
できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のシングルチップマイクロコンピュータ
の第１の実施例のブロック図である。
の第１の実施例のブロック図である。
本実施例のシングルチップマイクロコンピュータは、第
４図に示す従来例に対してRAM10から読出し許可フラグ1
03と書込み許可フラグ104を除去し、アクセス制御回路1
5を追加した構成となっている。第２図はアクセス制御
回路15のブロック図である。
４図に示す従来例に対してRAM10から読出し許可フラグ1
03と書込み許可フラグ104を除去し、アクセス制御回路1
5を追加した構成となっている。第２図はアクセス制御
回路15のブロック図である。
アクセス制御回路15は、CPUの出力するメモリリード信
号線111およびメモリライト信号線112に応じてPROM11へ
のアクセスを制御し、アクセスエラーが生じた場合は、
割込み制御回路13に対し信号を発生するもので、アドレ
スデコーダ151、暴走検出用タイマ152、読出し許可フラ
グ153、書込み許可フラグ154および４個の論理ゲート15
5〜158から構成されている。
号線111およびメモリライト信号線112に応じてPROM11へ
のアクセスを制御し、アクセスエラーが生じた場合は、
割込み制御回路13に対し信号を発生するもので、アドレ
スデコーダ151、暴走検出用タイマ152、読出し許可フラ
グ153、書込み許可フラグ154および４個の論理ゲート15
5〜158から構成されている。
アドレスデコータ151はアドレスバス３上のアドレスデ
ータをデコードし、シークレットゾーン14が選択された
場合に、ゾーンセレクト信号1510を出力する。暴走検出
用タイマ152はプログラムの暴走検出用に使用され、CPU
の特殊命令を実行するとリセット後動作を開始する。つ
まり、プログラムの適所に上記特殊命令を配置しておき
正常動作時には上記タイマ152オーバーフローしないよ
うにする。よって、タイマ152がオーバーフローすると
プログラムが暴走したとみなしてオーバーフロー信号15
12を出力し、CPUに対し割込み処理要求を行なうととも
にアクセス許可フラグ153,154をリセットする。暴走検
出用タイマ152はオーバーフローするとクリアされた状
態で動作を停止するため、アクセス許可フラグ153,154
はリセットされた状態を保ちシークレットゾーン14への
アクセスは禁止される。書込み許可フラグ154、シーク
レットゾーン14へのデータ書込みを許可するためのフラ
グ、CPUの特殊命令でフラグセット信号1514を出力する
ことによりセット可能なフリップフロップで構成される
１ビットフラグである。読出し許可フラグ153は、シー
クレットゾーン14からのデータ読出しを許可するための
フラグで、CPUの特殊命令でフラグセット信号1515を出
力することによりセット可能なフリップフロップで構成
される１ビットフラグである。これらアクセス許可フラ
グ153,154はCPUの特殊命令でフラグリセット信号1513を
出力することによりリセットされる。メモリリード信号
111は、CPUによりメモリリードの時に出力される信号で
あり、メモリライト信号112はCPUによりメモリライト時
に出力される信号である。アクセスエラー信号1516は、
シークレットゾーン14に対するアクセスエラーの時に、
割込み制御回路13に対し出力される信号である。アンド
ゲート155は、ゾーンセレクト信号1510とノアゲート158
の出力信号の論理精をアクセスエラー信号1516としてCP
Uに出力する。アンドゲート156はメモリリード信号1
11、ゾーンセレクト信号1510、読出し許可フラグ153の
論理積をリードストローブ信号1520として出力する。ア
ンドゲート157はメモリライト信号112、ゾーンセレクト
信号1510、書込み許可フラグ154の論理積をライトスト
ローブ信号1519として出力する。ノアゲート158は、リ
ードストローブ信号1520、ライトストローブ信号1519の
ノアをアンドゲート155の入力信号として出力する。
ータをデコードし、シークレットゾーン14が選択された
場合に、ゾーンセレクト信号1510を出力する。暴走検出
用タイマ152はプログラムの暴走検出用に使用され、CPU
の特殊命令を実行するとリセット後動作を開始する。つ
まり、プログラムの適所に上記特殊命令を配置しておき
正常動作時には上記タイマ152オーバーフローしないよ
うにする。よって、タイマ152がオーバーフローすると
プログラムが暴走したとみなしてオーバーフロー信号15
12を出力し、CPUに対し割込み処理要求を行なうととも
にアクセス許可フラグ153,154をリセットする。暴走検
出用タイマ152はオーバーフローするとクリアされた状
態で動作を停止するため、アクセス許可フラグ153,154
はリセットされた状態を保ちシークレットゾーン14への
アクセスは禁止される。書込み許可フラグ154、シーク
レットゾーン14へのデータ書込みを許可するためのフラ
グ、CPUの特殊命令でフラグセット信号1514を出力する
ことによりセット可能なフリップフロップで構成される
１ビットフラグである。読出し許可フラグ153は、シー
クレットゾーン14からのデータ読出しを許可するための
フラグで、CPUの特殊命令でフラグセット信号1515を出
力することによりセット可能なフリップフロップで構成
される１ビットフラグである。これらアクセス許可フラ
グ153,154はCPUの特殊命令でフラグリセット信号1513を
出力することによりリセットされる。メモリリード信号
111は、CPUによりメモリリードの時に出力される信号で
あり、メモリライト信号112はCPUによりメモリライト時
に出力される信号である。アクセスエラー信号1516は、
シークレットゾーン14に対するアクセスエラーの時に、
割込み制御回路13に対し出力される信号である。アンド
ゲート155は、ゾーンセレクト信号1510とノアゲート158
の出力信号の論理精をアクセスエラー信号1516としてCP
Uに出力する。アンドゲート156はメモリリード信号1
11、ゾーンセレクト信号1510、読出し許可フラグ153の
論理積をリードストローブ信号1520として出力する。ア
ンドゲート157はメモリライト信号112、ゾーンセレクト
信号1510、書込み許可フラグ154の論理積をライトスト
ローブ信号1519として出力する。ノアゲート158は、リ
ードストローブ信号1520、ライトストローブ信号1519の
ノアをアンドゲート155の入力信号として出力する。
次に、シークレットゾーン14のアクセスの際の動作を説
明する。
明する。
本実施例においては、まずCPUの特殊命令によって暴走
検出用タイマ152はリセット後動作を開始しており、読
出し許可フラグ153および書込み許可フラグ154はともに
“0"であるとする。
検出用タイマ152はリセット後動作を開始しており、読
出し許可フラグ153および書込み許可フラグ154はともに
“0"であるとする。
まず、データ書込みの場合について述べる。
シークレットゾーン14に対してデータ書込みを行うに
は、まずCPUの特殊命令によって書込み許可フラグ154を
“1"にセットする。その後、CPUのメモリライト命令を
実行して、シークレットゾーン14に対しデータ書込みを
行う。CPUのメモリライト命令を実行すると、アドレス
デコーダ151はゾーンセレクト信号1510を出力する。ま
た、この時メモリライト信号112を出力し、書込み許可
フラグ154が“1"にセットされているので、アンドゲー
ト157の出力は“1"となりライトストローブ信号1519がP
ROM11に対し出力される。PROM11はライトストローブ信
号1519によって、アドレスバス３上のアドレスに対しデ
ータバス４上のデータをライトする。
は、まずCPUの特殊命令によって書込み許可フラグ154を
“1"にセットする。その後、CPUのメモリライト命令を
実行して、シークレットゾーン14に対しデータ書込みを
行う。CPUのメモリライト命令を実行すると、アドレス
デコーダ151はゾーンセレクト信号1510を出力する。ま
た、この時メモリライト信号112を出力し、書込み許可
フラグ154が“1"にセットされているので、アンドゲー
ト157の出力は“1"となりライトストローブ信号1519がP
ROM11に対し出力される。PROM11はライトストローブ信
号1519によって、アドレスバス３上のアドレスに対しデ
ータバス４上のデータをライトする。
以上の動作で必要なデータをシークレットゾーン14に書
込んだら、以後のシークレットゾーン14への書込みを不
可能にするため、CPUの特殊命令により書込み許可フラ
グ154をリセットする。この時、アンドゲート157の出力
は常に“0"となりライトストローブ信号1519は出力禁止
となるのでメモリライト命令によってシークレットゾー
ン14に対してデータ書込みを行おうとしても実行できな
い。また、もしシークレットゾーン14へのデータ書込み
禁止中にデータを書込む命令を実行すると、書込み許可
フラグ154が“0"であるためアンドゲート157の出力が
“0"となり、ノアゲート158の出力が“1"となる。同時
に、アドレスデコーダ151によってゾーンセレクト信号1
510が出力されるため、アンドゲート155の出力が“1"と
なりアクセスエラー信号1516が割込み制御回路13に対し
出力され、CPUはアクセスエラーの割込み処理を実行す
る。
込んだら、以後のシークレットゾーン14への書込みを不
可能にするため、CPUの特殊命令により書込み許可フラ
グ154をリセットする。この時、アンドゲート157の出力
は常に“0"となりライトストローブ信号1519は出力禁止
となるのでメモリライト命令によってシークレットゾー
ン14に対してデータ書込みを行おうとしても実行できな
い。また、もしシークレットゾーン14へのデータ書込み
禁止中にデータを書込む命令を実行すると、書込み許可
フラグ154が“0"であるためアンドゲート157の出力が
“0"となり、ノアゲート158の出力が“1"となる。同時
に、アドレスデコーダ151によってゾーンセレクト信号1
510が出力されるため、アンドゲート155の出力が“1"と
なりアクセスエラー信号1516が割込み制御回路13に対し
出力され、CPUはアクセスエラーの割込み処理を実行す
る。
シークレットゾーン14に対するデータ読出しの場合も同
様にして実行される。
様にして実行される。
プログラム暴走時には、暴走検出用タイマ152がオーバ
フローすると共にオーバフロー信号1512が出力され、上
記アクセス許可フラグ153,154をリセットすると同時にC
PUに対して割込み処理を要求する。タイマ152はオーバ
フロー後直ちに動作を停止するので、オーバフロー信号
1512は出力されたままであり、フラグ153,154はリセッ
トされた状態を保持するため以後のシークレットゾーン
14に対するアクセスは不可能となる。
フローすると共にオーバフロー信号1512が出力され、上
記アクセス許可フラグ153,154をリセットすると同時にC
PUに対して割込み処理を要求する。タイマ152はオーバ
フロー後直ちに動作を停止するので、オーバフロー信号
1512は出力されたままであり、フラグ153,154はリセッ
トされた状態を保持するため以後のシークレットゾーン
14に対するアクセスは不可能となる。
このように、簡単なハードウエアから構成されるアクセ
ス制御回路15を付加することによりシークレットゾーン
14内のデータに対する不当なアクセスや、プログラムの
暴走によるシークレットゾーン14内のデータの消失を防
ぐことができ、フェールセーフが実現される。
ス制御回路15を付加することによりシークレットゾーン
14内のデータに対する不当なアクセスや、プログラムの
暴走によるシークレットゾーン14内のデータの消失を防
ぐことができ、フェールセーフが実現される。
次に、本発明のシングルチップマイクロコンピュータの
第２の実施例について説明する。
第２の実施例について説明する。
本実施例は、第１の実施例とアクセス制御回路のみ異な
り、第３図はそのブロック図である。
り、第３図はそのブロック図である。
本実施例のアクセス制御回路15は、第１の実施例におけ
ると同様にCPUから出力されるメモリリード信号111、メ
モリライト信号112に応じてPROM11へのアクセスを制御
し、アクセスエラーの場合は割込み制御回路13に対し信
号を出力する。
ると同様にCPUから出力されるメモリリード信号111、メ
モリライト信号112に応じてPROM11へのアクセスを制御
し、アクセスエラーの場合は割込み制御回路13に対し信
号を出力する。
第３図に示すアクセス制御回路15は第１の実施例と比べ
るとCPUから出力される最終サイクル信号1521およびオ
アゲート1522をさらに有している点のみが異なる。
るとCPUから出力される最終サイクル信号1521およびオ
アゲート1522をさらに有している点のみが異なる。
次に、本実施例のシークレットゾーン14に対するアクセ
スの動作を説明する。
スの動作を説明する。
この第２の実施例においては、基本的に第１の実施例と
同様にシークレットゾーン14にたいしてデータアクセス
が行われる。ただし、CPUのメモリアクセス命令実行の
場合のみ命令実行の最終サイクルにCPUによって出力さ
れる最終サイクル信号1521によって読出し許可フラグ15
3および書込み許可フラグ154をリセットする。つまり、
命令実行の最終サイクルにCPUから最終サイクル信号15
21が出力されるとオアゲート1522の出力が“1"となり、
上記アクセス許可フラグ153,154をリセットする。よっ
て、シークレットゾーン14に対するアクセスは一命令単
位でのみ実行可能であり、シークレットゾーン14に対す
るアクセス管理がより完全なものとなる。また、プログ
ラム暴走のときも暴走検出用タイマ152がオーバフロー
信号1512を出力するまでの間にシークレットゾーン14に
対して不正なアクセスが行われデータを壊す可能性も少
なくなる。
同様にシークレットゾーン14にたいしてデータアクセス
が行われる。ただし、CPUのメモリアクセス命令実行の
場合のみ命令実行の最終サイクルにCPUによって出力さ
れる最終サイクル信号1521によって読出し許可フラグ15
3および書込み許可フラグ154をリセットする。つまり、
命令実行の最終サイクルにCPUから最終サイクル信号15
21が出力されるとオアゲート1522の出力が“1"となり、
上記アクセス許可フラグ153,154をリセットする。よっ
て、シークレットゾーン14に対するアクセスは一命令単
位でのみ実行可能であり、シークレットゾーン14に対す
るアクセス管理がより完全なものとなる。また、プログ
ラム暴走のときも暴走検出用タイマ152がオーバフロー
信号1512を出力するまでの間にシークレットゾーン14に
対して不正なアクセスが行われデータを壊す可能性も少
なくなる。
以上説明したように本発明は、従来データメモリとして
使用しているPROMブロックに対し書込み許可フラグ、読
出し許可フラグ、PROMメモリ中のシークレットゾーン対
するアドレスデコーダ、暴走検出用タイマなど簡単なハ
ードウエアを付加することにより、従来シークレットゾ
ーンへのデータアクセス許可をソフトウエア処理により
行なっていた時に生じる不当なデータアクセスを禁止し
てセキュリティ性をより高める効果があり、また、ROM
内のプログラムが暴走した場合でも、暴走検出用タイマ
の出力信号によりアクセス許可フラグがリセットされシ
ークレットゾーン内のデータはアクセスが禁止されるた
め、より確実なフェイルセーフを実現できる効果があ
る。
使用しているPROMブロックに対し書込み許可フラグ、読
出し許可フラグ、PROMメモリ中のシークレットゾーン対
するアドレスデコーダ、暴走検出用タイマなど簡単なハ
ードウエアを付加することにより、従来シークレットゾ
ーンへのデータアクセス許可をソフトウエア処理により
行なっていた時に生じる不当なデータアクセスを禁止し
てセキュリティ性をより高める効果があり、また、ROM
内のプログラムが暴走した場合でも、暴走検出用タイマ
の出力信号によりアクセス許可フラグがリセットされシ
ークレットゾーン内のデータはアクセスが禁止されるた
め、より確実なフェイルセーフを実現できる効果があ
る。
第１図は本発明のシングルチップマイクロコンピュータ
の第１および第２の実施例におけるブロック図、第２図
は第１図における第１の実施例のアクセス制御回路15の
詳細図、第３図は第１図における第２の実施例のアクセ
ス制御回路15の詳細図、第４図はシングルチップマイク
ロコンピュータの従来例のブロック図、第５図は従来の
シークレットゾーン14へのアクセスのフローチャートで
ある。 １……プログラムカウンタ ２……ROM ３……アドレスバス ４……データバス ５……命令レジスタ ６……CPU制御回路 ７……テンポラリレジスタ ８……テンポラリレジスタ ９……算術論理演算ユニット 10……RAM 101……汎用レジスタ群 102……キー入力データ格納領域 103……読出し許可フラグ 104……書込み許可フラグ 11……PROM 111……メモリリード信号 112……メモリライト信号 12……ポート 13……割込み制御回路 14……シークレットゾーン 141……IDナンバー格納領域 142……シークレットナンバー格納領域 143……口座番号格納領域 15……アクセス制御回路 151……アドレスデコーダ 152……暴走検出用タイマ 153……読出し許可フラグ 154……書込み許可フラグ 155〜157……アンドゲート 158……ノアゲート 1510……ゾーンセレクト信号 1511……タイマリセット信号 1512……オーバフロー信号 1513……フラグリセット信号 1514……フラグセット信号 1515……フラグセット信号 1516……アクセスエラー信号 1519……ライトストローブ信号 1520……リードストローブ信号 1521……最終サイクル信号 1522……オアゲート 16……ライト電圧
の第１および第２の実施例におけるブロック図、第２図
は第１図における第１の実施例のアクセス制御回路15の
詳細図、第３図は第１図における第２の実施例のアクセ
ス制御回路15の詳細図、第４図はシングルチップマイク
ロコンピュータの従来例のブロック図、第５図は従来の
シークレットゾーン14へのアクセスのフローチャートで
ある。 １……プログラムカウンタ ２……ROM ３……アドレスバス ４……データバス ５……命令レジスタ ６……CPU制御回路 ７……テンポラリレジスタ ８……テンポラリレジスタ ９……算術論理演算ユニット 10……RAM 101……汎用レジスタ群 102……キー入力データ格納領域 103……読出し許可フラグ 104……書込み許可フラグ 11……PROM 111……メモリリード信号 112……メモリライト信号 12……ポート 13……割込み制御回路 14……シークレットゾーン 141……IDナンバー格納領域 142……シークレットナンバー格納領域 143……口座番号格納領域 15……アクセス制御回路 151……アドレスデコーダ 152……暴走検出用タイマ 153……読出し許可フラグ 154……書込み許可フラグ 155〜157……アンドゲート 158……ノアゲート 1510……ゾーンセレクト信号 1511……タイマリセット信号 1512……オーバフロー信号 1513……フラグリセット信号 1514……フラグセット信号 1515……フラグセット信号 1516……アクセスエラー信号 1519……ライトストローブ信号 1520……リードストローブ信号 1521……最終サイクル信号 1522……オアゲート 16……ライト電圧
Claims (1)
- 【請求項１】PROMを内蔵し、該PROM中に特定領域を有す
るシングルチップマイクロコンピュータにおいて、 アドレスバス上のアドレスをデコードし、前記特定領域
が選択された場合にゾーンセレクト信号を出力するアド
レスデコーダと、 書込み許可フラグと、 読出し許可フラグと、 CPUが特殊命令を実行するとリセットされて動作を開始
し、オーバーフローするとオーバーフロー信号を出力し
てCPUに対して割込み処理要求を行なうとともに読出し
フラグおよび書込みフラグをそれぞれ読出し不可、書込
み不可状態に設定する暴走検出用タイマと、 ゾーンセレクト信号とメモリリード信号が出力され、か
つ読出し許可フラグが読出し許可になっているときにの
みリードストローブ信号をPROMに出力するゲート回路
と、 ゾーンセレクト信号とメモリライト信号が出力され、か
つ書込み許可フラグが書込み許可になっているときにの
みライトストローブ信号をPROMに出力するゲート回路
と、 ゾーンセレクト信号が出力されているが、リードストロ
ーブ信号、ライトストローブ信号が共に出力されていな
いとき、アクセスエラー信号を出力して、CPUに割込み
処理要求を行なうゲート回路とを有し、 CPUは前記特定領域に対してデータを書込む場合には書
込み許可フラグを書込み許可状態に設定し、メモリライ
ト信号を出力し、データの書込みが終了すると、書込み
許可フラグを書込み不可状態に設定し、前記特定領域か
らデータを読出す場合には、読出し許可フラグを読出し
許可状態に設定し、メモリリード信号を出力し、データ
の読出しが終了すると、読出し許可フラグを読出し不可
状態に設定することを特徴とするシングルチップマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170051A JPH0769869B2 (ja) | 1987-07-07 | 1987-07-07 | シングルチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170051A JPH0769869B2 (ja) | 1987-07-07 | 1987-07-07 | シングルチツプマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413652A JPS6413652A (en) | 1989-01-18 |
| JPH0769869B2 true JPH0769869B2 (ja) | 1995-07-31 |
Family
ID=15897711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62170051A Expired - Lifetime JPH0769869B2 (ja) | 1987-07-07 | 1987-07-07 | シングルチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769869B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052462B2 (ja) * | 1980-12-29 | 1985-11-19 | 富士通株式会社 | メモリ制御方式 |
| JPS5882349A (ja) * | 1981-11-11 | 1983-05-17 | Sharp Corp | コンピユ−タシステムのハ−ド異常対策装置 |
| JPS60184144U (ja) * | 1984-05-10 | 1985-12-06 | 横河電機株式会社 | マイクロコンピユ−タ装置 |
-
1987
- 1987-07-07 JP JP62170051A patent/JPH0769869B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6413652A (en) | 1989-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |