JPS6052462B2 - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6052462B2 JPS6052462B2 JP18779880A JP18779880A JPS6052462B2 JP S6052462 B2 JPS6052462 B2 JP S6052462B2 JP 18779880 A JP18779880 A JP 18779880A JP 18779880 A JP18779880 A JP 18779880A JP S6052462 B2 JPS6052462 B2 JP S6052462B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- address
- supplied
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ内に格納されたデータに対する制御装
置等から不当なアクセスを阻止するメモリ制御方式の改
良に係る。
置等から不当なアクセスを阻止するメモリ制御方式の改
良に係る。
メモリの所定のアドレス領域を、不当にアクセスされな
い様、該当アドレス領域にキー情報を付加し、アドレス
信号として与えられる情報と、キー情報とを比較して一
致した場合のみ、該当領域の以後のアクセスを可能とす
るメモリ制御方式が知られている。
い様、該当アドレス領域にキー情報を付加し、アドレス
信号として与えられる情報と、キー情報とを比較して一
致した場合のみ、該当領域の以後のアクセスを可能とす
るメモリ制御方式が知られている。
しかるに従来のメモリ制御方式においては、一旦アクセ
スが許容されたら、その許容部を再度アクセスしなけれ
ばならず、それを実現する回路が複雑化、大型化し更に
、アクセスが許容された後の不当なアクセスは排除でき
ない欠点を有していた。
スが許容されたら、その許容部を再度アクセスしなけれ
ばならず、それを実現する回路が複雑化、大型化し更に
、アクセスが許容された後の不当なアクセスは排除でき
ない欠点を有していた。
本発明の目的は、上記従来の欠点を取除き、簡単な回路
で、且つ、不当なアクセスが最小におさえられるメモリ
制御方式を提供することにある。
で、且つ、不当なアクセスが最小におさえられるメモリ
制御方式を提供することにある。
上記目的を達成するために本発明においては、それ自信
にアクセスが割付けられたフラグレジスータ（フリップ
フロップ）等の許容期間設定回路を使用し、この設定回
路がアクセスされた時点で、メモリヘのアクセスを許容
し、メモリアクセスを許容した後のメモリのアクセス信
号の立下りによつてアクセスの許容を停止するようにし
たものでＪある。以下第１図、第２図の本発明の一実施
例のブロック図及びタイムチャートを基に、本発明を詳
述する。図中、■はデコーダであり、アドレス信号をデ
コードするもの、ＭＭは主メモリ、ＳＭは特定５メモリ
であり、各々一連のアドレスが割付けられるものである
。
にアクセスが割付けられたフラグレジスータ（フリップ
フロップ）等の許容期間設定回路を使用し、この設定回
路がアクセスされた時点で、メモリヘのアクセスを許容
し、メモリアクセスを許容した後のメモリのアクセス信
号の立下りによつてアクセスの許容を停止するようにし
たものでＪある。以下第１図、第２図の本発明の一実施
例のブロック図及びタイムチャートを基に、本発明を詳
述する。図中、■はデコーダであり、アドレス信号をデ
コードするもの、ＭＭは主メモリ、ＳＭは特定５メモリ
であり、各々一連のアドレスが割付けられるものである
。
Ａｌはアドレス信号線、ＣＳＯ、ＣＳＩはチップセレク
ト線（アクセス線）であり、メモリの単位のアクセス期
間を指定する信号の供給されるもの、ＲＷＯ，ｌは読取
リモート、書込みモードを指定するモード信号線（書込
みモードは論理“１゛レベル、読取リモートは論理６６
０″レベル）、ＦＦはＪＫフリツプフロツプ、Ａｌ，Ａ
２はアンドゲート、ＢＡＴＴはバツテリであり、特定メ
モリＳＭの格納データを電源断時にも特定メモリＳＭに
電源を供給して保護するためのもの、ＤＡＴはデータ線
である。また第２図に示される各信号に付された番号は
、第１図に示される番号に信号線上に供給される信号で
ある。またＣＬはクロツク信号であり、７はアクセスパ
ルスである。第１図に示す例は、バツテイサポートされ
る特定メモリＳＭに対して、許容期間設定回路によつて
、そのライトプロテクト（書込み保護）を行う例を示す
。
ト線（アクセス線）であり、メモリの単位のアクセス期
間を指定する信号の供給されるもの、ＲＷＯ，ｌは読取
リモート、書込みモードを指定するモード信号線（書込
みモードは論理“１゛レベル、読取リモートは論理６６
０″レベル）、ＦＦはＪＫフリツプフロツプ、Ａｌ，Ａ
２はアンドゲート、ＢＡＴＴはバツテリであり、特定メ
モリＳＭの格納データを電源断時にも特定メモリＳＭに
電源を供給して保護するためのもの、ＤＡＴはデータ線
である。また第２図に示される各信号に付された番号は
、第１図に示される番号に信号線上に供給される信号で
ある。またＣＬはクロツク信号であり、７はアクセスパ
ルスである。第１図に示す例は、バツテイサポートされ
る特定メモリＳＭに対して、許容期間設定回路によつて
、そのライトプロテクト（書込み保護）を行う例を示す
。
尚、第２図に示すタイムチヤートは、この特定メモリＳ
Ｍへの書込みを行う場合の動作を示すものである。
Ｍへの書込みを行う場合の動作を示すものである。
動作を説明する。
第１図波線で囲う許容期間設定回路が動作されていない
場合、アンドゲートＡ２は閉状態にあり、モード信号線
ＲＷＯのレベルに係らず、モード信号ＲＷｌは“０゛レ
ベルとなり、特定メモリＳＭは、読取りのみ可能な状態
とされる。
場合、アンドゲートＡ２は閉状態にあり、モード信号線
ＲＷＯのレベルに係らず、モード信号ＲＷｌは“０゛レ
ベルとなり、特定メモリＳＭは、読取りのみ可能な状態
とされる。
（イ）主メモリＭＭ及び特定メモリＳＭの読出時アクセ
スするべきアドレスのアドレス信号が図示されない制御
装置等よりアドレス信号線ＡＬに供給される。
スするべきアドレスのアドレス信号が図示されない制御
装置等よりアドレス信号線ＡＬに供給される。
デコーダは供給されたアドレス信号をデコードし、アド
レス信号が供給されｊている期間、チツプセレクト線Ｃ
ＳＯ又はＣＳｌのチツプセレクト信号をレベル゜“１゛
に立上らせる。
レス信号が供給されｊている期間、チツプセレクト線Ｃ
ＳＯ又はＣＳｌのチツプセレクト信号をレベル゜“１゛
に立上らせる。
また、図示されないメモリ制御部から、この時、モード
信号線ＲＷＯに読出しモードを示す３レベル“０″の信
号が供給されている。
信号線ＲＷＯに読出しモードを示す３レベル“０″の信
号が供給されている。
主メモリＭＭ又は特定メモリＳＭの内、チツプセレクト
線ＣＳＯ又はＣＳｌがレベル゜６ｒ′に立上つた側のメ
モリは、このモード線ＲＷＯ又はＲＷｌに指示されるモ
ードが双方共レベル４″０゛であるため読取リモートと
なる。
線ＣＳＯ又はＣＳｌがレベル゜６ｒ′に立上つた側のメ
モリは、このモード線ＲＷＯ又はＲＷｌに指示されるモ
ードが双方共レベル４″０゛であるため読取リモートと
なる。
アドレス信号線ＡＬにアドレス信号が、モード信号線Ｒ
ＷＯ又はＲＷｌにモード信号が、更には、チツプセレク
ト線ＣＳＯ又はＣＳｌにチツプセレクト信号が全て揃い
、クロツク４に同期したアクセスタイミングパルス７が
メモリに供給された時点で、チツプセレクト線ＣＳＯ又
はＣＳｌにて指定されているメモリからデータ線ＤＡＴ
に読出しデータ信号が供給される。（ロ）主メモリＭＭ
にデータを書込む場合制御装置等より主メモリＭＭをア
クセスすべきアドレス信号が信号線ＡＬに出力される。
ＷＯ又はＲＷｌにモード信号が、更には、チツプセレク
ト線ＣＳＯ又はＣＳｌにチツプセレクト信号が全て揃い
、クロツク４に同期したアクセスタイミングパルス７が
メモリに供給された時点で、チツプセレクト線ＣＳＯ又
はＣＳｌにて指定されているメモリからデータ線ＤＡＴ
に読出しデータ信号が供給される。（ロ）主メモリＭＭ
にデータを書込む場合制御装置等より主メモリＭＭをア
クセスすべきアドレス信号が信号線ＡＬに出力される。
デコーダｘは、このアドレス信号をデコードし、チツプ
セレクト線ＣＳＯ上にレベル６６ｒ１の信号を出力する
。
セレクト線ＣＳＯ上にレベル６６ｒ１の信号を出力する
。
また、この時図示されないメモリ制御部から、モード信
号線ＲＷＯに書込みモードを示す゜゜１゛の信号が供給
されている。
号線ＲＷＯに書込みモードを示す゜゜１゛の信号が供給
されている。
主メモリＭＭでは、このモード信号線ＲＷＯがレベル゜
“１゛であるため、書込みモードとなる。
“１゛であるため、書込みモードとなる。
そして、アドレス信号線ＡＬにアドレス信号が、モード
信号線ＲＷＯにモード信号が、更には、チツプセレクト
線ＣＳＯにチツプセレクト信号が全て揃い、クロツク４
に同期したアクセスタイミングパルス７がメモリＭＭに
供給された時点で、メモリＭＭへデータ線ＤＡＴから書
込みデータ信号が供給される。（ハ）特定メモリＳＭに
データを書込む場合先ず許容期間設定回路に割当てられ
たアドレスに対するアドレス信号線ＡＬに供給する。
信号線ＲＷＯにモード信号が、更には、チツプセレクト
線ＣＳＯにチツプセレクト信号が全て揃い、クロツク４
に同期したアクセスタイミングパルス７がメモリＭＭに
供給された時点で、メモリＭＭへデータ線ＤＡＴから書
込みデータ信号が供給される。（ハ）特定メモリＳＭに
データを書込む場合先ず許容期間設定回路に割当てられ
たアドレスに対するアドレス信号線ＡＬに供給する。
同時に、モード信号線ＲＷＯに供給されるモード信号２
を書込みモードを示すようにレベル“１゛とする。
を書込みモードを示すようにレベル“１゛とする。
一方、デコーダｘは供給されたアドレス信号をデコード
し、許容期間設定回路のセレクト線ＳＬ上に供給される
信号１をレベル゜“１゛に立上げる。第２図は、クロツ
ク４の第１クロツクの立下りによつて、これら各信号１
，２が立上つた以降の動作を示す。
し、許容期間設定回路のセレクト線ＳＬ上に供給される
信号１をレベル゜“１゛に立上げる。第２図は、クロツ
ク４の第１クロツクの立下りによつて、これら各信号１
，２が立上つた以降の動作を示す。
これによつて、第２図に示す如く、アンドゲートＡ１の
両人力信号１，２がレベル゜゜１゛となり、ＪＫフリツ
プフロツプＦＦｆ）Ｊ端子Ｊへの入力信号３をレベル゜
゜１゛にする。クロツク信号線ＣＬに供給されるクロツ
ク４は、メモリ制御部が例えばマイクロプロセツサ等を
有していればマイクロプロセツサの基本クロツクである
。一方フリツプフロツプＦＦは、クロツク４の立下りで
、Ｊ端子又はＫ端子に立下り直前：こ供給されている状
態に応じ、出力５をレベル“１゛又はレベル“０゛とす
る。第２図に示す例では、クロツク４の第２パルス立下
りにより、その直前の信号３及び６の状態により、出力
がレベル“゜１゛に立上る。
両人力信号１，２がレベル゜゜１゛となり、ＪＫフリツ
プフロツプＦＦｆ）Ｊ端子Ｊへの入力信号３をレベル゜
゜１゛にする。クロツク信号線ＣＬに供給されるクロツ
ク４は、メモリ制御部が例えばマイクロプロセツサ等を
有していればマイクロプロセツサの基本クロツクである
。一方フリツプフロツプＦＦは、クロツク４の立下りで
、Ｊ端子又はＫ端子に立下り直前：こ供給されている状
態に応じ、出力５をレベル“１゛又はレベル“０゛とす
る。第２図に示す例では、クロツク４の第２パルス立下
りにより、その直前の信号３及び６の状態により、出力
がレベル“゜１゛に立上る。
即ち、特定メモリＳＭのチツプセレクト線ＣＳｌはレベ
ル“０゛であるため、アンドゲートＡ１の出力レベルが
゜゜１゛であれば、出力５はクロツク４の立下りの時点
でレベル“゜１゛となる。これによりアンドゲートＡ２
は開状態となり、モード信号線ＲＷＯ上に供給されるモ
ード信号２をモード信号線ＲＷｌに供給する。次にメモ
リ制御部はアドレス信号線ＡＬに、特定メモリＳＭに割
当てられたアドレス領域の内、所望のアドレスに対応し
たアドレス信号を、供給し、且つ、モード信号靭膠ＷＯ
上に、書込モードを示すレベル゜“１゛の信号２を出力
する。
ル“０゛であるため、アンドゲートＡ１の出力レベルが
゜゜１゛であれば、出力５はクロツク４の立下りの時点
でレベル“゜１゛となる。これによりアンドゲートＡ２
は開状態となり、モード信号線ＲＷＯ上に供給されるモ
ード信号２をモード信号線ＲＷｌに供給する。次にメモ
リ制御部はアドレス信号線ＡＬに、特定メモリＳＭに割
当てられたアドレス領域の内、所望のアドレスに対応し
たアドレス信号を、供給し、且つ、モード信号靭膠ＷＯ
上に、書込モードを示すレベル゜“１゛の信号２を出力
する。
デコーダは、；のアドレス信号をデコードし、チツプセ
レクト線ＣＳｌに供給されるチツプセレクト信号６をア
ドレス信号が供給されている期間レベル６６ｒ３とする
。
レクト線ＣＳｌに供給されるチツプセレクト信号６をア
ドレス信号が供給されている期間レベル６６ｒ３とする
。
このチツプセレクト信号６は、特定メモリＳＭに供給さ
れるとともにＪＫフリツプフロツプＦＦ（：Ｉ）Ｋ端子
に入力されている。またアンドゲートＡ２は、出力によ
りこの期間は開状態となり、書込みモードを示すレベル
゜゜１゛のモード信号が、メモリＳＭに供給される。
れるとともにＪＫフリツプフロツプＦＦ（：Ｉ）Ｋ端子
に入力されている。またアンドゲートＡ２は、出力によ
りこの期間は開状態となり、書込みモードを示すレベル
゜゜１゛のモード信号が、メモリＳＭに供給される。
このためアクセスタイミングパルス７によつて、データ
線ＤＡＴに供給されているデータを、アドレス線鮭に供
給されるアドレス信号に対応するメモリＳＭのアドレス
に書込む。１つのアドレスにデータを書込む期間が終了
するとアドレス信号が切替わり、チツプセレクト信号６
はクロツク４の立下りによりレベル゜゜１゛からレベル
６６０４に変化する。
線ＤＡＴに供給されているデータを、アドレス線鮭に供
給されるアドレス信号に対応するメモリＳＭのアドレス
に書込む。１つのアドレスにデータを書込む期間が終了
するとアドレス信号が切替わり、チツプセレクト信号６
はクロツク４の立下りによりレベル゜゜１゛からレベル
６６０４に変化する。
またこの時フリツプフロツプＦＦの入力Ｋ端子、すなわ
ちチツプセレクト信号６のクロツク４の第４パルス（第
２図）立下りの直前の信号状態はレベル゜゜１″であり
、且つ入力端子Ｊ１すなわちセレクト線ＳＬはレベル６
６０″であるからフリツプフロツプＦＦの出力はレベル
゜゜０゛となる。したがつて、アンドゲートＡ２を閉成
し、特定メモリのアクセスを読取モードのみを可能とさ
せる。従つてメモリ制御部が、特定メモリＳＭのアドレ
ス領域にデータを書込む場合には許容期間設定回路に一
旦アクセスしない限り、特定メモリＳＭのモード信号線
ＲＷｌを書込みモードを示すレベル゜゜１゛の信号にす
ることはできない。
ちチツプセレクト信号６のクロツク４の第４パルス（第
２図）立下りの直前の信号状態はレベル゜゜１″であり
、且つ入力端子Ｊ１すなわちセレクト線ＳＬはレベル６
６０″であるからフリツプフロツプＦＦの出力はレベル
゜゜０゛となる。したがつて、アンドゲートＡ２を閉成
し、特定メモリのアクセスを読取モードのみを可能とさ
せる。従つてメモリ制御部が、特定メモリＳＭのアドレ
ス領域にデータを書込む場合には許容期間設定回路に一
旦アクセスしない限り、特定メモリＳＭのモード信号線
ＲＷｌを書込みモードを示すレベル゜゜１゛の信号にす
ることはできない。
つまり、メモリ制御部からデータを書込むことができな
い。また、チツプセレクト線は１つのアドレスに対応す
るアドレス信号が供給されている期間のみ立上つて、ア
ドレスの切替時期には通常゛゜０゛レベルとなるのを利
用してデータ１バイトの書込みのみを許容している。こ
れにより不当に連続して特定メモリのアドレスを供給し
ても、その損害は１バイトのみで済む。尚以上説明した
実施例では１バイトのみ書込んだ場合に即座にメモリア
クセスの許容時間を終了させるものを説明したが、例え
ば、セレクト信号１の立下り回数をカウントし、所定チ
ツプセレクトになつた際ゲートＡ２を閉じる等、複数バ
イトで終了させることも可能である。以上説明した様に
本発明においては、所定の回路に所定のデータを書込ん
だ後、特定メモリに対し、所定バイト数のアクセスを可
能とするから、メモリの格納データを保護でき、しかも
、メモリのアクセスが終了したのを、そのアクセス信号
から得て許容期間を終了させるので小型化、簡易化が可
能となる。
い。また、チツプセレクト線は１つのアドレスに対応す
るアドレス信号が供給されている期間のみ立上つて、ア
ドレスの切替時期には通常゛゜０゛レベルとなるのを利
用してデータ１バイトの書込みのみを許容している。こ
れにより不当に連続して特定メモリのアドレスを供給し
ても、その損害は１バイトのみで済む。尚以上説明した
実施例では１バイトのみ書込んだ場合に即座にメモリア
クセスの許容時間を終了させるものを説明したが、例え
ば、セレクト信号１の立下り回数をカウントし、所定チ
ツプセレクトになつた際ゲートＡ２を閉じる等、複数バ
イトで終了させることも可能である。以上説明した様に
本発明においては、所定の回路に所定のデータを書込ん
だ後、特定メモリに対し、所定バイト数のアクセスを可
能とするから、メモリの格納データを保護でき、しかも
、メモリのアクセスが終了したのを、そのアクセス信号
から得て許容期間を終了させるので小型化、簡易化が可
能となる。
第１図及び第２図は、本発明の一実施例のブカツク図及
びタイムチヤートである。 図中、ＭＭはメインメモリ、ＳＭは特定メモｌ八波線領
域が許容期間設定回路、はデコーダ、５が許容期間設定
信号である。
びタイムチヤートである。 図中、ＭＭはメインメモリ、ＳＭは特定メモｌ八波線領
域が許容期間設定回路、はデコーダ、５が許容期間設定
信号である。
Claims (1)
- １ メモリをアクセスするためのアドレスを示す信号が
供給されるアドレス信号線、及びメモリをアクセスする
ことを指定する信号が供給されるアクセス線を有し、こ
のアクセス指定信号が供給されるアドレス信号の示すメ
モリアドレスがアクセスされるメモリ制御方式において
、所定のアドレスが割当てられ、メモリに対するアクセ
スを許容する許容信号を発し、且つメモリアクセスの終
了によりこの許容信号の出力を停止する許容期間設定回
路と、この設定回路に割当てられたアドレスが上記アド
レス信号線上に供給されたことを検出するデコーダ回路
とを設け、このデコーダ回路の検出出力によつて上記設
定回路から許容信号を立上げ、メモリに対するアクセス
を可能にするとともに、上記アクセス線上に出力される
アクセス指定信号の終了によつてこの許容信号を立下げ
るようにしたことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18779880A JPS6052462B2 (ja) | 1980-12-29 | 1980-12-29 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18779880A JPS6052462B2 (ja) | 1980-12-29 | 1980-12-29 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111866A JPS57111866A (en) | 1982-07-12 |
| JPS6052462B2 true JPS6052462B2 (ja) | 1985-11-19 |
Family
ID=16212411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18779880A Expired JPS6052462B2 (ja) | 1980-12-29 | 1980-12-29 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052462B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769869B2 (ja) * | 1987-07-07 | 1995-07-31 | 日本電気株式会社 | シングルチツプマイクロコンピユ−タ |
-
1980
- 1980-12-29 JP JP18779880A patent/JPS6052462B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111866A (en) | 1982-07-12 |
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