JPS641813B2 - - Google Patents
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- Publication number
- JPS641813B2 JPS641813B2 JP56184111A JP18411181A JPS641813B2 JP S641813 B2 JPS641813 B2 JP S641813B2 JP 56184111 A JP56184111 A JP 56184111A JP 18411181 A JP18411181 A JP 18411181A JP S641813 B2 JPS641813 B2 JP S641813B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- processor
- reset
- timer
- watchdog timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、ソフトウエアが暴走した場合に装置
を自動的に復旧させるウオツチドツグタイマの改
良に関するものである。
を自動的に復旧させるウオツチドツグタイマの改
良に関するものである。
ノイズ等の偶発的な外乱によつてソフトウエア
が暴走した場合は、可及的速やかにプロセツサを
強制的にリセツトする必要がある。従来からこの
目的でウオツチドツグタイマを呼ばれる、プロセ
ツサのアクセスによつてリセツトされるタイマを
設け、設定された一定時間内にアクセスがないと
き暴走と判定してプロセツサに対してリセツト信
号を発生する方式が用いられている。
が暴走した場合は、可及的速やかにプロセツサを
強制的にリセツトする必要がある。従来からこの
目的でウオツチドツグタイマを呼ばれる、プロセ
ツサのアクセスによつてリセツトされるタイマを
設け、設定された一定時間内にアクセスがないと
き暴走と判定してプロセツサに対してリセツト信
号を発生する方式が用いられている。
第１図はウオツチドツグタイマの概念的構成を
示している。１はウオツチドツグタイマであつ
て、一定の設定時間Ｔを有するタイマからなる。
ウオツチドツグタイマ１にはプロセツサのアクセ
ス信号SELがリセツト入力として加えられてお
り、常時は信号SELが一定時間ごとに発生するの
に応じて、リセツトと再起動を繰り返えしてい
る。ソフトウエアの暴走によつてプロセツサのア
クセスが行われなくなり、タイマ１が設定時間Ｔ
内にリセツトされなかつたときはタイマ１は出力
を発生し、この出力はリセツト信号RESETとし
てプロセツサに与えられてこれをリセツトする。
設定時間Ｔはプロセツサの正常動作時のアクセス
間隔より長く選ばれており、設定時間Ｔを超えて
プロセツサのアクセスが行われなかつたことによ
つて、プロセツサの異常を判定して強制的にリセ
ツトすることができる。
示している。１はウオツチドツグタイマであつ
て、一定の設定時間Ｔを有するタイマからなる。
ウオツチドツグタイマ１にはプロセツサのアクセ
ス信号SELがリセツト入力として加えられてお
り、常時は信号SELが一定時間ごとに発生するの
に応じて、リセツトと再起動を繰り返えしてい
る。ソフトウエアの暴走によつてプロセツサのア
クセスが行われなくなり、タイマ１が設定時間Ｔ
内にリセツトされなかつたときはタイマ１は出力
を発生し、この出力はリセツト信号RESETとし
てプロセツサに与えられてこれをリセツトする。
設定時間Ｔはプロセツサの正常動作時のアクセス
間隔より長く選ばれており、設定時間Ｔを超えて
プロセツサのアクセスが行われなかつたことによ
つて、プロセツサの異常を判定して強制的にリセ
ツトすることができる。
一方、ソフトウエアの処理内容は一般にイニシ
アル処理と通常処理とに分かれ、それぞれに異な
る時間を必要とする場合が多い。第２図はソフト
ウエアの構成を示すフローチヤートである。すな
わちスタート後まず時間t1を要してイニシアル処
理が行われ、次に時間t2で通常処理が繰り返えし
行われるが、この通常処理の開始時前述のウオツ
チドツグタイマのアクセスが行われ、タイマが再
起動されるようになつている。
アル処理と通常処理とに分かれ、それぞれに異な
る時間を必要とする場合が多い。第２図はソフト
ウエアの構成を示すフローチヤートである。すな
わちスタート後まず時間t1を要してイニシアル処
理が行われ、次に時間t2で通常処理が繰り返えし
行われるが、この通常処理の開始時前述のウオツ
チドツグタイマのアクセスが行われ、タイマが再
起動されるようになつている。
この場合、ウオツチドツグタイマはスタート時
起動するため、その設定時間Ｔは時間t1とt2のう
ちの長い方を基準として定める必要があるが、イ
ニシアル処理の量が通常処理に比べて多い場合は
t1≫t2となる。従つてこのような場合は、タイマ
の設定時間Ｔは通常処理の時間t2に比べて著しく
長くなり、通常処理時に発生したソフトウエアの
暴走に対しては、ウオツチドツグタイマによる保
護はその効果が十分でなくなる。このようにイニ
シアル処理の量が通常処理の量に比べて多くなる
ことは、ソフトウエアの開始時にメモリ領域の設
定を行うような場合には、往々にして生じる。
起動するため、その設定時間Ｔは時間t1とt2のう
ちの長い方を基準として定める必要があるが、イ
ニシアル処理の量が通常処理に比べて多い場合は
t1≫t2となる。従つてこのような場合は、タイマ
の設定時間Ｔは通常処理の時間t2に比べて著しく
長くなり、通常処理時に発生したソフトウエアの
暴走に対しては、ウオツチドツグタイマによる保
護はその効果が十分でなくなる。このようにイニ
シアル処理の量が通常処理の量に比べて多くなる
ことは、ソフトウエアの開始時にメモリ領域の設
定を行うような場合には、往々にして生じる。
本発明は、このような従来技術の欠点を除去し
ようとするものであつて、その目的は、イニシア
ル処理に要する時間と通常処理に要する時間とが
異なる場合にも、いずれの処理時にもソフトウエ
アの暴走に対して有効に保護を行うことができる
ウオツチドツグタイマを提供することにある。
ようとするものであつて、その目的は、イニシア
ル処理に要する時間と通常処理に要する時間とが
異なる場合にも、いずれの処理時にもソフトウエ
アの暴走に対して有効に保護を行うことができる
ウオツチドツグタイマを提供することにある。
以下、実施例について本発明を詳細に説明す
る。
る。
第３図は本発明のウオツチドツグタイマの一実
施例の構成を示している。同図において、１１は
Ｄタイプ・プリツプフロツプ（Ｄ−F.F）、１２
はリトリガラブル・モノステーブル・マルチバイ
ブレータ（モノマルチ）、１３はスイツチ、１４，
１５は時定数回路である。
施例の構成を示している。同図において、１１は
Ｄタイプ・プリツプフロツプ（Ｄ−F.F）、１２
はリトリガラブル・モノステーブル・マルチバイ
ブレータ（モノマルチ）、１３はスイツチ、１４，
１５は時定数回路である。
第３図においてＤ−F.F１１にはそのＤ入力に
ハイレベルの信号が常時入力され、クロツク入力
Ｃにプロセツサのアクセス信号SELが入力されて
いる。またリセツト入力Ｒにプロセツサのリセツ
ト信号が加えられている。ソフトウエアのスター
ト時Ｄ−F.F１１はリセツトされており、そのＱ
出力はローレベルであるが、プロセツサのアクセ
ス信号SELが入力された後はＤ−F.F１１はセツ
トされて、Ｑ出力はハイレベルとなる。
ハイレベルの信号が常時入力され、クロツク入力
Ｃにプロセツサのアクセス信号SELが入力されて
いる。またリセツト入力Ｒにプロセツサのリセツ
ト信号が加えられている。ソフトウエアのスター
ト時Ｄ−F.F１１はリセツトされており、そのＱ
出力はローレベルであるが、プロセツサのアクセ
ス信号SELが入力された後はＤ−F.F１１はセツ
トされて、Ｑ出力はハイレベルとなる。
一方、モノマルチ１２はスイツチ１３を介し
て、時定数回路１４，１５のいずれか一方を選択
して接続されるとともに、ソフトウエアのスター
ト時電源を投入されて動作を開始する。時定数回
路１４，１５はそれぞれ異なる時定数を有する抵
抗とコンデンサの直列回路からなり、これによつ
てモノマルチ１２は、電源投入後またはリセツト
後時定数回路１４，１５によつて定まるそれぞれ
時間T1またはT2のパルスを発生するが、パルス
発生後、時定数回路によつて定まる時間に達しな
いうちにリセツトされたときは、その時間から再
び同じ時間長のパルスを発生する。
て、時定数回路１４，１５のいずれか一方を選択
して接続されるとともに、ソフトウエアのスター
ト時電源を投入されて動作を開始する。時定数回
路１４，１５はそれぞれ異なる時定数を有する抵
抗とコンデンサの直列回路からなり、これによつ
てモノマルチ１２は、電源投入後またはリセツト
後時定数回路１４，１５によつて定まるそれぞれ
時間T1またはT2のパルスを発生するが、パルス
発生後、時定数回路によつて定まる時間に達しな
いうちにリセツトされたときは、その時間から再
び同じ時間長のパルスを発生する。
今、Ｄ−F.F１１のＱ出力によつてスイツチ１
３を制御し、Ｑ出力がローレベルのときは、モノ
マルチ１２は時定数回路１４を接続されて時間
T1のパルスを発生し、Ｑ出力がハイレベルのと
きは、モノマルチ１２は時定数回路１５を接続さ
れて時間T2のパルスを発生するようにし、モノ
マルチ１２の反転出力をリセツト信号RESET
としてプロセツサに供給するようにする。時間
T1を前述のプロセツサのイニシヤル処理の時間t1
に対してT1〓t1になるようにし、時間T2を前述
のプロセツサの通常処理の時間t2に対してT2〓t2
になるように選んでおく。イニシヤル処理時にお
いては、ソフトウエアのスタート後イニシアル処
理の時間t1が経過し時間T1に達してもプロセツサ
のアクセスが行われなければ、モノマルチ１２か
らプロセツサのリセツト信号が発生する。また通
常処理時においては、前回の処理終了後通常処理
の時間t2が経過し時間T2に達してもプロセツサの
アクセスが行われなければ、モノマルチ１２から
プロセツサのリセツト信号が発生する。
３を制御し、Ｑ出力がローレベルのときは、モノ
マルチ１２は時定数回路１４を接続されて時間
T1のパルスを発生し、Ｑ出力がハイレベルのと
きは、モノマルチ１２は時定数回路１５を接続さ
れて時間T2のパルスを発生するようにし、モノ
マルチ１２の反転出力をリセツト信号RESET
としてプロセツサに供給するようにする。時間
T1を前述のプロセツサのイニシヤル処理の時間t1
に対してT1〓t1になるようにし、時間T2を前述
のプロセツサの通常処理の時間t2に対してT2〓t2
になるように選んでおく。イニシヤル処理時にお
いては、ソフトウエアのスタート後イニシアル処
理の時間t1が経過し時間T1に達してもプロセツサ
のアクセスが行われなければ、モノマルチ１２か
らプロセツサのリセツト信号が発生する。また通
常処理時においては、前回の処理終了後通常処理
の時間t2が経過し時間T2に達してもプロセツサの
アクセスが行われなければ、モノマルチ１２から
プロセツサのリセツト信号が発生する。
なお上述の実施例においては、イニシアル処理
の時間が通常処理の時間よりも長い場合について
説明したが、本発明のウオツチドツグタイマは、
この場合に限らず逆にイニシアル処理の時間が通
常処理の時間より短い場合であつても、タイマに
おけるそれぞれの設定時間の選定によつて適用し
得るものであることは言うまでもない。
の時間が通常処理の時間よりも長い場合について
説明したが、本発明のウオツチドツグタイマは、
この場合に限らず逆にイニシアル処理の時間が通
常処理の時間より短い場合であつても、タイマに
おけるそれぞれの設定時間の選定によつて適用し
得るものであることは言うまでもない。
以上説明したように、本発明のウオツチドツグ
タイマによれば、イニシアル処理と通常処理とに
対してそれぞれ異なる時間を設定することがで
き、イニシアル処理の場合でも通常処理の場合で
も、いずれもその処理時間が経過して設定時間に
達してもプロセツサのアクセスが行われないとき
は、ソフトウエアの暴走と判定してプロセツサを
リセツトすることができるので、イニシアル処理
の量が通常処理の量より多いような場合でも、支
障なくプロセツサの暴走保護を行うことができる
ので甚だ効果的である。
タイマによれば、イニシアル処理と通常処理とに
対してそれぞれ異なる時間を設定することがで
き、イニシアル処理の場合でも通常処理の場合で
も、いずれもその処理時間が経過して設定時間に
達してもプロセツサのアクセスが行われないとき
は、ソフトウエアの暴走と判定してプロセツサを
リセツトすることができるので、イニシアル処理
の量が通常処理の量より多いような場合でも、支
障なくプロセツサの暴走保護を行うことができる
ので甚だ効果的である。
第１図はウオツチドツグタイマの概念的構成を
示す図、第２図はソフトウエアの構成を示すタイ
マチヤート、第３図は本発明のウオツチドツグタ
イマの一実施例の構成を示すブロツク図である。 １……ウオツチドツグタイマ、１１……Ｄタイ
プ・フリツプフロツプ（Ｄ−F.F）、１２……リ
トリガラブル・モノステーブル・マルチバイブレ
ータ（モノマルチ）、１３……スイツチ、１４，
１５……時定数回路。
示す図、第２図はソフトウエアの構成を示すタイ
マチヤート、第３図は本発明のウオツチドツグタ
イマの一実施例の構成を示すブロツク図である。 １……ウオツチドツグタイマ、１１……Ｄタイ
プ・フリツプフロツプ（Ｄ−F.F）、１２……リ
トリガラブル・モノステーブル・マルチバイブレ
ータ（モノマルチ）、１３……スイツチ、１４，
１５……時定数回路。
Claims (1)
- １ 所定の時間内にプロセツサのアクセスが行わ
れなかつたときプロセツサをリセツトするウオツ
チドツグタイマにおいて、２種類の異なる時間を
設定されてその終了時プロセツサに対するリセツ
ト信号を発生するタイマ手段を設け、プロセツサ
の処理開始後最初の処理に対応して前記タイマ手
段を第１の時間状態にするとともに、プロセツサ
からのアクセス信号を受けたとき前記タイマ手段
を第２の時間状態にすることを特徴とするウオツ
チドツグタイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184111A JPS5886649A (ja) | 1981-11-17 | 1981-11-17 | ウオツチドツグタイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184111A JPS5886649A (ja) | 1981-11-17 | 1981-11-17 | ウオツチドツグタイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886649A JPS5886649A (ja) | 1983-05-24 |
| JPS641813B2 true JPS641813B2 (ja) | 1989-01-12 |
Family
ID=16147575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56184111A Granted JPS5886649A (ja) | 1981-11-17 | 1981-11-17 | ウオツチドツグタイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886649A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200357A (ja) * | 1983-04-28 | 1984-11-13 | Oki Electric Ind Co Ltd | ウオツチドツグタイマ回路 |
| JPS60252961A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 情報処理装置のプログラム障害監視装置 |
| JPS62239245A (ja) * | 1986-04-11 | 1987-10-20 | Hitachi Ltd | プログラム暴走検出方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152256A (en) * | 1974-11-01 | 1976-05-08 | Hitachi Ltd | Maikurokonpyuutano puroguramukanshihoshiki |
-
1981
- 1981-11-17 JP JP56184111A patent/JPS5886649A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5886649A (ja) | 1983-05-24 |
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