JPH05143199A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPH05143199A JPH05143199A JP3305953A JP30595391A JPH05143199A JP H05143199 A JPH05143199 A JP H05143199A JP 3305953 A JP3305953 A JP 3305953A JP 30595391 A JP30595391 A JP 30595391A JP H05143199 A JPH05143199 A JP H05143199A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- reset signal
- signal
- power
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 実装面積やコストを抑えつつ継続時間の長い
パワーオンリセット信号を生成でき、しかも継続時間を
正確に設定できるようにする。 【構成】 電源が投入されるとパワーオンリセット回路
１は一定の期間、ローレベルのリセット信号１１を出力
する。その結果、リセット信号生成回路３が出力するリ
セット信号１５はローレベルとなる。一方、カウンタ２
は、ローレベルのリセット信号１１が入力されたため、
ロード値を取り込む。その後、リセット信号１１がハイ
レベルになると、カウンタ２はクロック信号１２の計数
を開始し、計数値が所定の値となると、ローレベルのカ
ウンタ出力信号１４を出力する。リセット信号生成回路
３は、この信号１４を受け、リセット信号１５をハイレ
ベルに変化させる。
パワーオンリセット信号を生成でき、しかも継続時間を
正確に設定できるようにする。 【構成】 電源が投入されるとパワーオンリセット回路
１は一定の期間、ローレベルのリセット信号１１を出力
する。その結果、リセット信号生成回路３が出力するリ
セット信号１５はローレベルとなる。一方、カウンタ２
は、ローレベルのリセット信号１１が入力されたため、
ロード値を取り込む。その後、リセット信号１１がハイ
レベルになると、カウンタ２はクロック信号１２の計数
を開始し、計数値が所定の値となると、ローレベルのカ
ウンタ出力信号１４を出力する。リセット信号生成回路
３は、この信号１４を受け、リセット信号１５をハイレ
ベルに変化させる。
Description
【０００１】
【産業上の利用分野】本発明は、電源投入時にリセット
信号を出力するリセット回路に関するものである。
信号を出力するリセット回路に関するものである。
【０００２】
【従来の技術】従来、この種のリセット回路はパワーオ
ンリセット回路として知られており、例えば図３に示す
ような構成となっている。コンデンサＣは抵抗Ｒを通じ
て電源Ｖｃｃに接続されており、電源が投入されると、
コンデンサＣの電圧は徐々に上昇する。従って、バッフ
ァゲート３０は電源投入直後はローレベルのアクティブ
のリセット信号を出力し、その後、コンデンサＣの電圧
が一定値以上となると、ハイレベルのインアクティブの
リセット信号を出力する。リセット信号がアクティブに
なり、その後、インアクティブになるまでの時間は抵抗
Ｒの値とコンデンサＣとの積によって決まる。
ンリセット回路として知られており、例えば図３に示す
ような構成となっている。コンデンサＣは抵抗Ｒを通じ
て電源Ｖｃｃに接続されており、電源が投入されると、
コンデンサＣの電圧は徐々に上昇する。従って、バッフ
ァゲート３０は電源投入直後はローレベルのアクティブ
のリセット信号を出力し、その後、コンデンサＣの電圧
が一定値以上となると、ハイレベルのインアクティブの
リセット信号を出力する。リセット信号がアクティブに
なり、その後、インアクティブになるまでの時間は抵抗
Ｒの値とコンデンサＣとの積によって決まる。
【０００３】
【発明が解決しようとする課題】ところで、このような
従来のパワーオンリセット回路で、リセット信号を長時
間に渡ってアクティプにする必要がある場合には、リセ
ット信号がアクティブとなる期間は上述のように抵抗Ｒ
の値とコンデンサＣとの積によって決るため、抵抗Ｒや
コンデンサＣの値を大きくしなければならない。しか
し、抵抗ＲやコンデンサＣの値を大きくすると、実装面
積が大きくなり、また部品価格も上昇する。さらに、リ
セット信号がアクティブとなる期間を正確に設定するこ
とが困難になる。
従来のパワーオンリセット回路で、リセット信号を長時
間に渡ってアクティプにする必要がある場合には、リセ
ット信号がアクティブとなる期間は上述のように抵抗Ｒ
の値とコンデンサＣとの積によって決るため、抵抗Ｒや
コンデンサＣの値を大きくしなければならない。しか
し、抵抗ＲやコンデンサＣの値を大きくすると、実装面
積が大きくなり、また部品価格も上昇する。さらに、リ
セット信号がアクティブとなる期間を正確に設定するこ
とが困難になる。
【０００４】本発明の目的は、このような欠点を除去
し、実装面積やコストを抑えつつ継続時間の長いリセッ
ト信号を生成でき、しかも継続時間を正確に設定できる
リセット回路を提供することにある。
し、実装面積やコストを抑えつつ継続時間の長いリセッ
ト信号を生成でき、しかも継続時間を正確に設定できる
リセット回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、抵抗とコンデ
ンサとを有し、電源の供給を開始してから一定時間の
間、リセット開始信号を出力するパワーオンリセット回
路と、このパワーオンリセット回路が前記リセット開始
信号を出力した後、所定数のクロック信号を計数したと
き、リセット終了信号を出力するカウンタと、前記パワ
ーオンリセット回路が前記リセット開始信号を出力した
とき、アクティブのリセット信号を出力し、前記カウン
タが前記リセット終了信号を出力したとき、インアクテ
ィブの前記リセット信号を出力するリセット信号生成回
路とを備えたことを特徴とする。
ンサとを有し、電源の供給を開始してから一定時間の
間、リセット開始信号を出力するパワーオンリセット回
路と、このパワーオンリセット回路が前記リセット開始
信号を出力した後、所定数のクロック信号を計数したと
き、リセット終了信号を出力するカウンタと、前記パワ
ーオンリセット回路が前記リセット開始信号を出力した
とき、アクティブのリセット信号を出力し、前記カウン
タが前記リセット終了信号を出力したとき、インアクテ
ィブの前記リセット信号を出力するリセット信号生成回
路とを備えたことを特徴とする。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるリセット回路の一例を示
す。パワーオンリセット回路１は図３に示したものと同
一の構成の回路であり、電源投入直後に、短期間、ロー
レベルとなるリセット信号１１を出力する。カウンタ２
はｎ進カウンタであり、イネーブル入力にハイレベルの
信号が入力されているとき、クロック信号１２を計数
し、計数結果が所定の値になるとローレベルのカウンタ
出力信号１４を出力する。また、カウンタ２には所定の
ロード値が入力され、かつリセット信号１１がロード信
号として入力されている。そして、リセット信号がロー
レベルとなると、カウンタはロード値を取り込む。
説明する。図１に本発明によるリセット回路の一例を示
す。パワーオンリセット回路１は図３に示したものと同
一の構成の回路であり、電源投入直後に、短期間、ロー
レベルとなるリセット信号１１を出力する。カウンタ２
はｎ進カウンタであり、イネーブル入力にハイレベルの
信号が入力されているとき、クロック信号１２を計数
し、計数結果が所定の値になるとローレベルのカウンタ
出力信号１４を出力する。また、カウンタ２には所定の
ロード値が入力され、かつリセット信号１１がロード信
号として入力されている。そして、リセット信号がロー
レベルとなると、カウンタはロード値を取り込む。
【０００７】リセット信号生成回路３は、２つのナンド
ゲートにより構成されたセット・リセット・フリップフ
ロップであり、リセット信号１１がローレベルになる
と、以降、ローレベルのアクティブのリセット信号１５
を出力し、一方、カウンタ出力信号１４がローレベルに
なると、ハイレベルのインアクティブのリセット信号１
５を出力する。
ゲートにより構成されたセット・リセット・フリップフ
ロップであり、リセット信号１１がローレベルになる
と、以降、ローレベルのアクティブのリセット信号１５
を出力し、一方、カウンタ出力信号１４がローレベルに
なると、ハイレベルのインアクティブのリセット信号１
５を出力する。
【０００８】次に、図２のタイミングチャートを参照し
て動作を説明する。電源が投入されるとパワーオンリセ
ット回路１は一定の期間、ローレベルのリセット信号１
１を出力する。その結果、リセット信号生成回路３が出
力するリセット信号１５はローレベルとなる。一方、カ
ウンタ２は、ローレベルのリセット信号１１が入力され
たため、ロード値を取り込む。その後、リセット信号１
１がハイレベルになると、カウンタ２はクロック信号１
２の計数を開始し、計数値が所定の値となると、ローレ
ベルのカウンタ出力信号１４を出力する。リセット信号
生成回路３は、この信号１４を受け、リセット信号１５
をハイレベルに変化させる。
て動作を説明する。電源が投入されるとパワーオンリセ
ット回路１は一定の期間、ローレベルのリセット信号１
１を出力する。その結果、リセット信号生成回路３が出
力するリセット信号１５はローレベルとなる。一方、カ
ウンタ２は、ローレベルのリセット信号１１が入力され
たため、ロード値を取り込む。その後、リセット信号１
１がハイレベルになると、カウンタ２はクロック信号１
２の計数を開始し、計数値が所定の値となると、ローレ
ベルのカウンタ出力信号１４を出力する。リセット信号
生成回路３は、この信号１４を受け、リセット信号１５
をハイレベルに変化させる。
【０００９】
【発明の効果】以上説明したように本発明のリセット回
路では、クロック信号を計数することによってリセット
信号の継続時間が制御されるので、継続時間の長いリセ
ット信号を生成する場合でも、値の大きい抵抗やコンデ
ンサは不要である。従って、実装面積やコストはあまり
増大せず、しかも継続時間を正確に設定できる。
路では、クロック信号を計数することによってリセット
信号の継続時間が制御されるので、継続時間の長いリセ
ット信号を生成する場合でも、値の大きい抵抗やコンデ
ンサは不要である。従って、実装面積やコストはあまり
増大せず、しかも継続時間を正確に設定できる。
【図１】本発明によるリセット回路の一例を示すブロッ
ク図である。
ク図である。
【図２】図１の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図３】パワーオンリセット回路の回路図である。
１ パワーオンリセット回路 ２ カウンタ ３ リセット信号生成回路
Claims (1)
- 【請求項１】抵抗とコンデンサとを有し、電源の供給を
開始してから一定時間の間、リセット開始信号を出力す
るパワーオンリセット回路と、 このパワーオンリセット回路が前記リセット開始信号を
出力した後、所定数のクロック信号を計数したとき、リ
セット終了信号を出力するカウンタと、 前記パワーオンリセット回路が前記リセット開始信号を
出力したとき、アクティブのリセット信号を出力し、前
記カウンタが前記リセット終了信号を出力したとき、イ
ンアクティブの前記リセット信号を出力するリセット信
号生成回路とを備えたことを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305953A JPH05143199A (ja) | 1991-11-21 | 1991-11-21 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305953A JPH05143199A (ja) | 1991-11-21 | 1991-11-21 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143199A true JPH05143199A (ja) | 1993-06-11 |
Family
ID=17951287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305953A Pending JPH05143199A (ja) | 1991-11-21 | 1991-11-21 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107315465A (zh) * | 2017-06-30 | 2017-11-03 | 浙江吉利汽车研究院有限公司 | 一种单片机mcu延时复位电路及控制方法 |
| JP2020004031A (ja) * | 2018-06-27 | 2020-01-09 | サンケン電気株式会社 | データ処理装置 |
-
1991
- 1991-11-21 JP JP3305953A patent/JPH05143199A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107315465A (zh) * | 2017-06-30 | 2017-11-03 | 浙江吉利汽车研究院有限公司 | 一种单片机mcu延时复位电路及控制方法 |
| JP2020004031A (ja) * | 2018-06-27 | 2020-01-09 | サンケン電気株式会社 | データ処理装置 |
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