JPH0132136Y2 - - Google Patents
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- Publication number
- JPH0132136Y2 JPH0132136Y2 JP16408683U JP16408683U JPH0132136Y2 JP H0132136 Y2 JPH0132136 Y2 JP H0132136Y2 JP 16408683 U JP16408683 U JP 16408683U JP 16408683 U JP16408683 U JP 16408683U JP H0132136 Y2 JPH0132136 Y2 JP H0132136Y2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- sleep signal
- reset
- cycle
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 10
- 238000012544 monitoring process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 6
- 230000002265 prevention Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101150069344 CUT1 gene Proteins 0.000 description 1
- 101100008046 Caenorhabditis elegans cut-2 gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 101150020073 cut-2 gene Proteins 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案は、各種のデータ処理または制御処理に
用いられるプロセツサの暴走を阻止する回路に関
するものである。
用いられるプロセツサの暴走を阻止する回路に関
するものである。
従来、プロセツサの暴走を検出し、これの阻止
を行なうには、一般に、一定周期により監視用の
パルスを送出させるプログラムを設定し、このパ
ルスの送出状況を監視するものとなつており、プ
ログラムが複雑化すると共に、監視用パルスの送
出に専用の出力ポートを必要とし、出力ポートの
利用上制約を生ずる等の欠点を生じている。
を行なうには、一般に、一定周期により監視用の
パルスを送出させるプログラムを設定し、このパ
ルスの送出状況を監視するものとなつており、プ
ログラムが複雑化すると共に、監視用パルスの送
出に専用の出力ポートを必要とし、出力ポートの
利用上制約を生ずる等の欠点を生じている。
本考案は、従来のかゝる欠点を一挙に解決する
目的を有し、周期的に単一処理を実行し、かつ、
処理の終了に応じてスリープ信号を送出すると共
に、つぎの周期までスリープ状態に移行するもの
としてプロセツサの動作を定めたうえ、スリープ
信号に応じてつぎの周期までメモリのアクセスを
禁止する禁止回路と、スリープ信号の送出周期を
監視し、これの周期が一定時間以上となつたとき
にプロセツサを強制的にリセツトする監視回路と
を設け、スリープ信号を利用して暴走の阻止を行
なうものとした極めて効果的な、プロセツサの暴
走阻止回路を提供するものである。
目的を有し、周期的に単一処理を実行し、かつ、
処理の終了に応じてスリープ信号を送出すると共
に、つぎの周期までスリープ状態に移行するもの
としてプロセツサの動作を定めたうえ、スリープ
信号に応じてつぎの周期までメモリのアクセスを
禁止する禁止回路と、スリープ信号の送出周期を
監視し、これの周期が一定時間以上となつたとき
にプロセツサを強制的にリセツトする監視回路と
を設け、スリープ信号を利用して暴走の阻止を行
なうものとした極めて効果的な、プロセツサの暴
走阻止回路を提供するものである。
以下、実施例を示す図によつて本考案の詳細を
説明する。
説明する。
第１図は構成を示すブロツク図、第２図は第１
図における各部の波形を示すタイミングチヤート
であり、マイクロプロセツサ等のプロセツサ
CPUは、第２図ａに示すとおり、内部に備える
タイマーの出力に基づき、一定周期t1により周期
的な単一処理を実行しており、各周期内において
処理が終了すると、これに応じてアドレス母線
ABおよびデコーダDEC1を介してスリープ信号
SLPbを送出し、つぎの周期が開始するまではス
リープ状態へ移行のうえ、このアドル期間が終つ
てつぎの処理を開始するときには、リセツト信号
RSTを送出するものとなつている。
図における各部の波形を示すタイミングチヤート
であり、マイクロプロセツサ等のプロセツサ
CPUは、第２図ａに示すとおり、内部に備える
タイマーの出力に基づき、一定周期t1により周期
的な単一処理を実行しており、各周期内において
処理が終了すると、これに応じてアドレス母線
ABおよびデコーダDEC1を介してスリープ信号
SLPbを送出し、つぎの周期が開始するまではス
リープ状態へ移行のうえ、このアドル期間が終つ
てつぎの処理を開始するときには、リセツト信号
RSTを送出するものとなつている。
なお、この処理動作は、定期的に行なう処理
と、不定期的に行なう処理とが混在する場合有効
であり、かゝる処理動作の詳細は、本出願人の別
途出願による「公衆電話機の処理制御方式」（特
願昭58−106221）に開示されている。
と、不定期的に行なう処理とが混在する場合有効
であり、かゝる処理動作の詳細は、本出願人の別
途出願による「公衆電話機の処理制御方式」（特
願昭58−106221）に開示されている。
また、スリープ信号は、アドレス母線ABへ特
定のコードとして送出され、これに対応する３ビ
ツトをデコードすることによりスリープ信号ｂが
得られる。
定のコードとして送出され、これに対応する３ビ
ツトをデコードすることによりスリープ信号ｂが
得られる。
一方、監視回路としてカウンタCUT1が設けて
あり、クロツクパルスCLKをカウントし、例え
ば周期t1を4msecとしたとき、これより長い
10msecのカウント継続によりカウント出力Ｑ１
３ｃを“Ｈ”（高レベル）へ転ずるものとなつて
いるが、正常にスリープ信号ｂの送出が行なわれ
ていれば、これが入力反転形のORゲートG1およ
びインバータINを介してリセツト入力Ｒへ与え
られ、カウントアツプ以前にリセツトされるた
め、カウント出力ｃは“Ｌ”（低レベル）となつ
ており、これがORゲートG2を介してカウンタ
CUT2のリセツト入力Ｒへ与えられ、カウンタ
CUT2が入力反転形のNANDゲートG3を介して
与えられるクロツクパルスCLKのカウントを行
ない、カウント出力Ｑ１４ｄが“Ｈ”となれば、
NANDゲートG3の出力を“Ｈ”へ固定してこれ
をオフ状態とし、カウント出力ｄを“Ｈ”に保
ち、これをプロセツサCPUのリセツト入力Ｒへ
与えているため、プロセツサCPUは動作状態と
なり、アドレス母線ABからのアドレス指定信号
送出および、データ母線DBを介するデータの授
受により、メモリMEM1〜MEM3に対するデー
タのアクセスおよび、図上省略した各部とのデー
タアクセスを行ない、これによつて処理動作を実
行している。
あり、クロツクパルスCLKをカウントし、例え
ば周期t1を4msecとしたとき、これより長い
10msecのカウント継続によりカウント出力Ｑ１
３ｃを“Ｈ”（高レベル）へ転ずるものとなつて
いるが、正常にスリープ信号ｂの送出が行なわれ
ていれば、これが入力反転形のORゲートG1およ
びインバータINを介してリセツト入力Ｒへ与え
られ、カウントアツプ以前にリセツトされるた
め、カウント出力ｃは“Ｌ”（低レベル）となつ
ており、これがORゲートG2を介してカウンタ
CUT2のリセツト入力Ｒへ与えられ、カウンタ
CUT2が入力反転形のNANDゲートG3を介して
与えられるクロツクパルスCLKのカウントを行
ない、カウント出力Ｑ１４ｄが“Ｈ”となれば、
NANDゲートG3の出力を“Ｈ”へ固定してこれ
をオフ状態とし、カウント出力ｄを“Ｈ”に保
ち、これをプロセツサCPUのリセツト入力Ｒへ
与えているため、プロセツサCPUは動作状態と
なり、アドレス母線ABからのアドレス指定信号
送出および、データ母線DBを介するデータの授
受により、メモリMEM1〜MEM3に対するデー
タのアクセスおよび、図上省略した各部とのデー
タアクセスを行ない、これによつて処理動作を実
行している。
なお、電源投入時等には、イニシヤルセツト信
号IRが生じ、これがORゲートG2を介してカウン
タCUT2へ与えられるため、カウンタCUT2がリ
セツトしカウント出力ｄを“Ｌ”とすることによ
り、イニシヤルリセツト信号IRが与えられてか
らカウンタCUT2がカウントアツプするまでの間
は、プロセツサCPUもリセツト状態となる。
号IRが生じ、これがORゲートG2を介してカウン
タCUT2へ与えられるため、カウンタCUT2がリ
セツトしカウント出力ｄを“Ｌ”とすることによ
り、イニシヤルリセツト信号IRが与えられてか
らカウンタCUT2がカウントアツプするまでの間
は、プロセツサCPUもリセツト状態となる。
また、アドレス母線AB中の３ビツトは、デコ
ーダDEC2へ与えられており、これらによりメモ
リMEM1〜MEM3が各個に選択されたとき、こ
れに応じてデコーダDEC2が対応するデコード出
力を“Ｈ”から“Ｌ”へ転じ、これをメモリ
MEM1〜MEM3のチツプイネーブル入力CEへ与
えるものとなつているが、Ｄ形のフリツプフロツ
プ回路（以下、FFC）FFを用いた禁止回路が設
けてあり、スリープ信号ｂがクロツク入力CKへ
与えられるのに応じてセツトされ、出力Qfを
“Ｈ”としてデコータDEC2のゲート入力Ｇへ与え
るため、デコーダDEC2の各デコード出力が“Ｈ”
へ固定され、各メモリMEM1〜MEM3に対する
データのアクセスが禁止されるものとなつてい
る。
ーダDEC2へ与えられており、これらによりメモ
リMEM1〜MEM3が各個に選択されたとき、こ
れに応じてデコーダDEC2が対応するデコード出
力を“Ｈ”から“Ｌ”へ転じ、これをメモリ
MEM1〜MEM3のチツプイネーブル入力CEへ与
えるものとなつているが、Ｄ形のフリツプフロツ
プ回路（以下、FFC）FFを用いた禁止回路が設
けてあり、スリープ信号ｂがクロツク入力CKへ
与えられるのに応じてセツトされ、出力Qfを
“Ｈ”としてデコータDEC2のゲート入力Ｇへ与え
るため、デコーダDEC2の各デコード出力が“Ｈ”
へ固定され、各メモリMEM1〜MEM3に対する
データのアクセスが禁止されるものとなつてい
る。
なお、この禁止状態は、第２図ａに示す各周期
において、つぎの周期が開始されるまで継続し、
リセツト信号RSTが送出されてFFC・FFのリセ
ツトがなされ、出力ｆが“Ｌ”へ復するのに応じ
て禁止状態が解除される。
において、つぎの周期が開始されるまで継続し、
リセツト信号RSTが送出されてFFC・FFのリセ
ツトがなされ、出力ｆが“Ｌ”へ復するのに応じ
て禁止状態が解除される。
以上に対し、プロセツサCPUの暴走等により
処理状態が異常となり、スリープ信号ｂの送出が
なされなくなれば、カウンタCUT1のリセツトが
行なわれず、クロツクパルスCLKのカウントを
継続するものとなり、スリープ信号ｂの送出周期
が、これの監視用に設定した一定時間t2以上とな
つたことを前提とし、カウンタCUT1がカウント
アツプしてカウント出力ｃを“Ｈ”へ転じ、カウ
ンタCUT2をリセツトしてこれのカウント出力ｄ
を“Ｌ”とするため、これに応じてプロセツサ
CPUが強制的にリセツトされ、初期状態が設定
されるものとなり、これによつて処理状態の異常
継続が阻止される。
処理状態が異常となり、スリープ信号ｂの送出が
なされなくなれば、カウンタCUT1のリセツトが
行なわれず、クロツクパルスCLKのカウントを
継続するものとなり、スリープ信号ｂの送出周期
が、これの監視用に設定した一定時間t2以上とな
つたことを前提とし、カウンタCUT1がカウント
アツプしてカウント出力ｃを“Ｈ”へ転じ、カウ
ンタCUT2をリセツトしてこれのカウント出力ｄ
を“Ｌ”とするため、これに応じてプロセツサ
CPUが強制的にリセツトされ、初期状態が設定
されるものとなり、これによつて処理状態の異常
継続が阻止される。
なお、カウント出力ｄが“Ｌ”となれば、これ
がORゲートG1およびNANDゲートG3へ与えら
れ、ORゲートG1およびインバータINを介して
“Ｈ”となりカウンタCUT1をリセツトし、カウ
ント出力ｃを“Ｌ”へ復してカウンタCUT2のリ
セツト状態を解除すると共に、NANDゲートG3
をオンとし、これを介するクロツクパルスCLK
のカウントをカウンタCUT2が開始するものとな
り、プロセツサCPUのリセツトに十分な時間と
して例えば10msecに設定されたリセツト期間t3
の後にカウントアツプし、カウント出力ｄを
“Ｈ”としてNANDゲートG3をオフとしたうえ、
この状態を維持するため、再びプロセツサCPU
が処理動作を正常に開始する。
がORゲートG1およびNANDゲートG3へ与えら
れ、ORゲートG1およびインバータINを介して
“Ｈ”となりカウンタCUT1をリセツトし、カウ
ント出力ｃを“Ｌ”へ復してカウンタCUT2のリ
セツト状態を解除すると共に、NANDゲートG3
をオンとし、これを介するクロツクパルスCLK
のカウントをカウンタCUT2が開始するものとな
り、プロセツサCPUのリセツトに十分な時間と
して例えば10msecに設定されたリセツト期間t3
の後にカウントアツプし、カウント出力ｄを
“Ｈ”としてNANDゲートG3をオフとしたうえ、
この状態を維持するため、再びプロセツサCPU
が処理動作を正常に開始する。
したがつて、プロセツサCPUの処理状態異常
が生ずれば、これが自動的に検出されたうえ、初
期状態復帰および正常処理の再開が自動的に行な
われると共に、これに応じて各メモリMEM1〜
MEM3に対するデータのアクセスも禁止される
ため、異常制御等の発生が阻止される。
が生ずれば、これが自動的に検出されたうえ、初
期状態復帰および正常処理の再開が自動的に行な
われると共に、これに応じて各メモリMEM1〜
MEM3に対するデータのアクセスも禁止される
ため、異常制御等の発生が阻止される。
また、特に監視用として周期的なパルスを必要
としておらず、周期的な単一処理の実行に応じて
送出されるスリープ信号ｂを監視に用いているた
め、プログラムの簡略化と共に出力ポートの節減
が実現する。
としておらず、周期的な単一処理の実行に応じて
送出されるスリープ信号ｂを監視に用いているた
め、プログラムの簡略化と共に出力ポートの節減
が実現する。
たゞし、カウンタCUT1の代りに他の限時回路
を用いてもよく、カウンタCUT2として単安定マ
ルチバイブレータ等を用いても同様であり、メモ
リMEM1〜MEM3としては、リードオンリイメ
モリまたはランダムアクセスメモリ等を使用状況
に応じて選定すればよい等、種々の変形が自在で
ある。
を用いてもよく、カウンタCUT2として単安定マ
ルチバイブレータ等を用いても同様であり、メモ
リMEM1〜MEM3としては、リードオンリイメ
モリまたはランダムアクセスメモリ等を使用状況
に応じて選定すればよい等、種々の変形が自在で
ある。
以上の説明により明らかなとおり本考案によれ
ば、プロセツサの暴走阻止上、プログラムの簡略
化と共に出力ポートの節減が達せられ、所要経費
の低減および出力ポートの活用上多大な効果が得
られる。
ば、プロセツサの暴走阻止上、プログラムの簡略
化と共に出力ポートの節減が達せられ、所要経費
の低減および出力ポートの活用上多大な効果が得
られる。
第１図は本考案の実施例を示すブロツク図、第
２図は第１図における各部の波形を示すタイミン
グチヤートである。 CPU……プロセツサ、MEM1〜MEM3……メ
モリ、FF……FFC（フリツプフロツプ回路：禁止
回路）、CUT1……カウンタ（監視回路）、SLP…
…スリープ信号、RST……リセツト信号。
２図は第１図における各部の波形を示すタイミン
グチヤートである。 CPU……プロセツサ、MEM1〜MEM3……メ
モリ、FF……FFC（フリツプフロツプ回路：禁止
回路）、CUT1……カウンタ（監視回路）、SLP…
…スリープ信号、RST……リセツト信号。
Claims (1)
- 周期的に単一処理を実行し、かつ、前記処理の
終了に応じてスリープ信号を送出すると共につぎ
の周期までスリープ状態に移行するプロセツサに
おいて、前記スリープ信号に応じて前記つぎの周
期までメモリのアクセスを禁止する禁止回路と、
前記スリープ信号の送出周期を監視し該周期が一
定時間以上となつたときに前記プロセツサを強制
的にリセツトする監視回路とを備えたことを特徴
とするプロセツサの暴走阻止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16408683U JPS6071960U (ja) | 1983-10-25 | 1983-10-25 | プロセツサの暴走阻止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16408683U JPS6071960U (ja) | 1983-10-25 | 1983-10-25 | プロセツサの暴走阻止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6071960U JPS6071960U (ja) | 1985-05-21 |
| JPH0132136Y2 true JPH0132136Y2 (ja) | 1989-10-02 |
Family
ID=30359841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16408683U Granted JPS6071960U (ja) | 1983-10-25 | 1983-10-25 | プロセツサの暴走阻止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6071960U (ja) |
-
1983
- 1983-10-25 JP JP16408683U patent/JPS6071960U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6071960U (ja) | 1985-05-21 |
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