JPH0381168B2 - - Google Patents
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- Publication number
- JPH0381168B2 JPH0381168B2 JP59228887A JP22888784A JPH0381168B2 JP H0381168 B2 JPH0381168 B2 JP H0381168B2 JP 59228887 A JP59228887 A JP 59228887A JP 22888784 A JP22888784 A JP 22888784A JP H0381168 B2 JPH0381168 B2 JP H0381168B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- down counter
- cpu
- comparator register
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012544 monitoring process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシングルチツプマイクロコンピユータ
に用いられるフリーランニング方式タイマカウン
タに関する。
に用いられるフリーランニング方式タイマカウン
タに関する。
従来の技術および発明が解決しようとする問題点
シングルチツプマイクロコンピユータにおいて
は、タイムインターバルの発生、任意デユーテ
イ、任意周波数のパルスの発生、外部エベントの
監視、パルス幅（周波数）の監視等のために、タ
イマカウンタは必要不可欠である。このようなタ
イマカウンタとしてフリーランニングカウンタ方
式がある。
は、タイムインターバルの発生、任意デユーテ
イ、任意周波数のパルスの発生、外部エベントの
監視、パルス幅（周波数）の監視等のために、タ
イマカウンタは必要不可欠である。このようなタ
イマカウンタとしてフリーランニングカウンタ方
式がある。
フリーランニング方式タイマカウンタは、フリ
ーランニングカウンタ、コンパレータレジスタ、
一致回路等により構成されており、使用目的が増
加してもフリーランニングカウンタは共通に用い
ることができるので、製造コストの点で有利であ
る。
ーランニングカウンタ、コンパレータレジスタ、
一致回路等により構成されており、使用目的が増
加してもフリーランニングカウンタは共通に用い
ることができるので、製造コストの点で有利であ
る。
しかしながら、フリーランニング方式のタイマ
カウンタにおいて、外部エベントの監視、パルス
幅（周波数）の監視等を行う場合、つまり、所定
時間Δt内に外部入力信号があるか否かを監視す
る場合、コンパレータレジスタに、フリーランニ
ングカウンタの現在値ｔにパルス幅Δtを加算し
た値ｔ＋Δtを設定しなければならず、つまり、
タイマカウンタの割込み信号発生毎に上述の加算
を行つた上でその値をコンパレータレジスタに設
定しなければならず、この結果、CPUのオーバ
ヘツドが増加するという問題点があつた。
カウンタにおいて、外部エベントの監視、パルス
幅（周波数）の監視等を行う場合、つまり、所定
時間Δt内に外部入力信号があるか否かを監視す
る場合、コンパレータレジスタに、フリーランニ
ングカウンタの現在値ｔにパルス幅Δtを加算し
た値ｔ＋Δtを設定しなければならず、つまり、
タイマカウンタの割込み信号発生毎に上述の加算
を行つた上でその値をコンパレータレジスタに設
定しなければならず、この結果、CPUのオーバ
ヘツドが増加するという問題点があつた。
問題点を解決するための手段
本発明は、上述の問題点に鑑み、CPUのオー
バヘツドが少ないフリーランニング方式タイマカ
ウンタを提供するもので、その手段は、外部信号
によつてアツプ／ダウン計数モードが切替えられ
るアツプ／ダウンカウンタと、該アツプ／ダウン
カウンタの計数値の上限値が設定される第１のコ
ンパレータレジスタと、前記アツプ／ダウンカウ
ンタの計数値の下限値が設定される第２のコンパ
レータレジスタと、前記アツプ／ダウンカウンタ
の計数値が前記第１もしくは第２のコンパレータ
レジスタの設定値に一致したときに出力信号を発
生する手段とを具備するタイマカウンタによつて
達成される。
バヘツドが少ないフリーランニング方式タイマカ
ウンタを提供するもので、その手段は、外部信号
によつてアツプ／ダウン計数モードが切替えられ
るアツプ／ダウンカウンタと、該アツプ／ダウン
カウンタの計数値の上限値が設定される第１のコ
ンパレータレジスタと、前記アツプ／ダウンカウ
ンタの計数値の下限値が設定される第２のコンパ
レータレジスタと、前記アツプ／ダウンカウンタ
の計数値が前記第１もしくは第２のコンパレータ
レジスタの設定値に一致したときに出力信号を発
生する手段とを具備するタイマカウンタによつて
達成される。
作 用
上述の構成において、一旦第１，第２のコンパ
レータレジスタに所望の値がたとえばCPUによ
り設定されると、アツプ／ダウンカウンタの内容
が第１もしくは第２のコンパレータレジスタの内
容と一致するまではCPUは介在しなくてもよく、
従つて、CPUの介在なしに外部入力信号の監視
を行える。つまり、アツプ／ダウンカウンタの内
容が第１もしくは第２のコンパレータレジスタの
内容に一致したときのみ、CPUへの割込みが発
生して所定の動作たとえばアラームの駆動が行わ
れることになる。
レータレジスタに所望の値がたとえばCPUによ
り設定されると、アツプ／ダウンカウンタの内容
が第１もしくは第２のコンパレータレジスタの内
容と一致するまではCPUは介在しなくてもよく、
従つて、CPUの介在なしに外部入力信号の監視
を行える。つまり、アツプ／ダウンカウンタの内
容が第１もしくは第２のコンパレータレジスタの
内容に一致したときのみ、CPUへの割込みが発
生して所定の動作たとえばアラームの駆動が行わ
れることになる。
実施例
以下、図面により本発明の実施例を説明する。
第２図は本発明に係るタイマカウンタを含むシ
ングルチツプマイクロコンピユータを示すブロツ
ク回路図である。第２図において、１はCPU、
２はタイマカウンタ、３はプログラム、固定デー
タ等を記憶するROM、４は一時的なデータを記
憶するRAM、５は外部機器たとえばサーボモー
タ８（正確にはそのエンコーダ）アラーム９とそ
の接続を行う入出力（Ｉ／Ｏ）インターフエイス
であり、これらの各要素間はバス６によつて接続
されている。内部クロツク発生回路７は種々の内
部クロツクを必要な内部機器たとえばCPU１、
タイマカウンタ２に供給するものである。
ングルチツプマイクロコンピユータを示すブロツ
ク回路図である。第２図において、１はCPU、
２はタイマカウンタ、３はプログラム、固定デー
タ等を記憶するROM、４は一時的なデータを記
憶するRAM、５は外部機器たとえばサーボモー
タ８（正確にはそのエンコーダ）アラーム９とそ
の接続を行う入出力（Ｉ／Ｏ）インターフエイス
であり、これらの各要素間はバス６によつて接続
されている。内部クロツク発生回路７は種々の内
部クロツクを必要な内部機器たとえばCPU１、
タイマカウンタ２に供給するものである。
第１図は第２図のタイマカウンタ２の詳細なブ
ロツク回路図である。第１図において、２１はア
ツプ／ダウンカウンタであつて、内部クロツク発
生回路８のクロツク信号CLKを計数してカウン
トアツプもしくはカウントダウンされる。２２，
２３はコンパレータレジスタであつて、それぞれ
には、アツプ／ダウンカウンタ２１の上限値α、
および下限値βがCPU１によつて設定される。
一致回路２４はアツプ／ダウンカウンタ２１の内
容（全ビツト）とコンパレータレジスタ２２の内
容（全ビツト）との一致を監視するものであつ
て、これらの内容が完全に一致したときにオア回
路２６を介してアラーム信号ALを割込み信号と
してCPU１に発生する。
ロツク回路図である。第１図において、２１はア
ツプ／ダウンカウンタであつて、内部クロツク発
生回路８のクロツク信号CLKを計数してカウン
トアツプもしくはカウントダウンされる。２２，
２３はコンパレータレジスタであつて、それぞれ
には、アツプ／ダウンカウンタ２１の上限値α、
および下限値βがCPU１によつて設定される。
一致回路２４はアツプ／ダウンカウンタ２１の内
容（全ビツト）とコンパレータレジスタ２２の内
容（全ビツト）との一致を監視するものであつ
て、これらの内容が完全に一致したときにオア回
路２６を介してアラーム信号ALを割込み信号と
してCPU１に発生する。
また、一致回路２５はアツプ／ダウンカウンタ
２１の内容（全ビツト）とコンパレータレジスタ
２３の内容（全ビツト）との一致を監視するもの
であつて、これらの内容が完全に一致したときに
オア回路２６を介してアラーム信号ALを割込み
信号としてCPU１に発生する。２７は１ビツト
の２進カウンタであつて、外部入力信号Dioを計
数する。そして、２進カウンタ２７の出力信号Ｂ
に応じてアツプ／ダウンカウンタ２１の計数モー
ドが変化する。つまり、２進カウンタ２７の出力
信号Ｂが“１”のときにアツプ／ダウンカウンタ
２１はカウントアツプ計数モードにあり、逆に、
２進カウンタ２７の出力信号Ｂが“０”のときに
アツプ／ダウンカウンタ２１はカウントダウン計
数モードにある。
２１の内容（全ビツト）とコンパレータレジスタ
２３の内容（全ビツト）との一致を監視するもの
であつて、これらの内容が完全に一致したときに
オア回路２６を介してアラーム信号ALを割込み
信号としてCPU１に発生する。２７は１ビツト
の２進カウンタであつて、外部入力信号Dioを計
数する。そして、２進カウンタ２７の出力信号Ｂ
に応じてアツプ／ダウンカウンタ２１の計数モー
ドが変化する。つまり、２進カウンタ２７の出力
信号Ｂが“１”のときにアツプ／ダウンカウンタ
２１はカウントアツプ計数モードにあり、逆に、
２進カウンタ２７の出力信号Ｂが“０”のときに
アツプ／ダウンカウンタ２１はカウントダウン計
数モードにある。
第３図Ａ〜Ｂは第１図のタイマカウンタ２の動
作を説明するためのタイミング図である。外部入
力信号（パルス）Dioが第３図Ａのごとく変化す
ると、２進カウンタ２７の出力信号Ｂは第３図Ｂ
のごとく変化する。この結果、アツプ／ダウンカ
ウンタ２１の内容は第３図Ｃに示すごとく増減す
る。つまり、外部入力信号Dioをトリガとしてア
ツプ／ダウンカウンタ２１のカウントアツプ／ダ
ウン計数モードが切替えられる。
作を説明するためのタイミング図である。外部入
力信号（パルス）Dioが第３図Ａのごとく変化す
ると、２進カウンタ２７の出力信号Ｂは第３図Ｂ
のごとく変化する。この結果、アツプ／ダウンカ
ウンタ２１の内容は第３図Ｃに示すごとく増減す
る。つまり、外部入力信号Dioをトリガとしてア
ツプ／ダウンカウンタ２１のカウントアツプ／ダ
ウン計数モードが切替えられる。
外部入力信号Dioの周期が所定値より小さけれ
ば、たとえば、図示のごとく、周期t1，t2であれ
ば、アツプ／ダウンカウンタ２１の内容はコンパ
レータレジスタ２２，２３の上限値α、下限値β
のいずれにも到達せず、従つて、CPU１はタイ
マカウンタ２の動作に介入しない。他方、周期た
とえばt2が所定値より大きくなつたときには、ア
ツプ／ダウンカウンタ２１の内容がコンパレータ
レジスタ２３の下限値βと一致し、従つて、一致
回路２５からオア回路２６を介してアラーム信号
ALが発生し、CPU１に割込みが発生する。この
結果、CPU１は割込みルーチンによつてアラー
ム９を駆動させることになる。
ば、たとえば、図示のごとく、周期t1，t2であれ
ば、アツプ／ダウンカウンタ２１の内容はコンパ
レータレジスタ２２，２３の上限値α、下限値β
のいずれにも到達せず、従つて、CPU１はタイ
マカウンタ２の動作に介入しない。他方、周期た
とえばt2が所定値より大きくなつたときには、ア
ツプ／ダウンカウンタ２１の内容がコンパレータ
レジスタ２３の下限値βと一致し、従つて、一致
回路２５からオア回路２６を介してアラーム信号
ALが発生し、CPU１に割込みが発生する。この
結果、CPU１は割込みルーチンによつてアラー
ム９を駆動させることになる。
このように外部入力信号Dioの周期が正常であ
れば、すなわちアツプ／ダウンカウンタ２１の内
容が上限値αもしくは下限値βと交差しない限
り、CPU１はタイマカウンタ２の動作に介入す
ることがない。
れば、すなわちアツプ／ダウンカウンタ２１の内
容が上限値αもしくは下限値βと交差しない限
り、CPU１はタイマカウンタ２の動作に介入す
ることがない。
発明の効果
以上説明したように本発明によれば、外部入力
信号の監視、すなわち外部エベントの監視、パル
ス幅（周波数）の監視等をCPUのオーバヘツド
を増加させることなく行える。
信号の監視、すなわち外部エベントの監視、パル
ス幅（周波数）の監視等をCPUのオーバヘツド
を増加させることなく行える。
第１図は本発明に係るタイマカウンタの一実施
例を示すブロツク回路図、第２図は第１図のタイ
マカウンタを含むシングルマイクロコンピユータ
を示すブロツク回路図、第３図は第１図のタイマ
カウンタ２の動作を説明するためのタイミング図
である。 １……CPU、２……タイマカウンタ、３……
ROM、４……RAM、５……Ｉ／Ｏインターフ
エイス、７……内部クロツク発生回路、２１……
アツプ／ダウンカウンタ、２２，２３……コンパ
レータレジスタ、２４，２５……一致回路、２６
……オア回路、２７……２進カウンタ、α……上
限値、β……下限値。
例を示すブロツク回路図、第２図は第１図のタイ
マカウンタを含むシングルマイクロコンピユータ
を示すブロツク回路図、第３図は第１図のタイマ
カウンタ２の動作を説明するためのタイミング図
である。 １……CPU、２……タイマカウンタ、３……
ROM、４……RAM、５……Ｉ／Ｏインターフ
エイス、７……内部クロツク発生回路、２１……
アツプ／ダウンカウンタ、２２，２３……コンパ
レータレジスタ、２４，２５……一致回路、２６
……オア回路、２７……２進カウンタ、α……上
限値、β……下限値。
Claims (1)
- １ 外部信号によつてアツプ／ダウン計数モード
が切替えられるアツプ／ダウンカウンタと、該ア
ツプ／ダウンカウンタの計数値の上限値が設定さ
れる第１のコンパレータレジスタと、前記アツ
プ／ダウンカウンタの計数値の下限値が設定され
る第２のコンパレータレジスタと、前記アツプ／
ダウンカウンタの計数値が前記第１もしくは第２
のコンパレータレジスタの設定値に一致したとき
に出力信号を発生する手段とを具備するタイマカ
ウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228887A JPS61109127A (ja) | 1984-11-01 | 1984-11-01 | タイマカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228887A JPS61109127A (ja) | 1984-11-01 | 1984-11-01 | タイマカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109127A JPS61109127A (ja) | 1986-05-27 |
| JPH0381168B2 true JPH0381168B2 (ja) | 1991-12-27 |
Family
ID=16883411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228887A Granted JPS61109127A (ja) | 1984-11-01 | 1984-11-01 | タイマカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9474142B2 (en) | 2014-06-14 | 2016-10-18 | Plusware Corporation | Plasma generating apparatus and on-liquid melting method |
-
1984
- 1984-11-01 JP JP59228887A patent/JPS61109127A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9474142B2 (en) | 2014-06-14 | 2016-10-18 | Plusware Corporation | Plasma generating apparatus and on-liquid melting method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61109127A (ja) | 1986-05-27 |
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