JPS6170622A - リセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサ等のロジック回路を内蔵
した通信機などに使用するリセット回路に関するもので
ある。

従来例の構成とその問題点 第１図は従来のリセット回路を示している。

以下にこの従来例の構成について第１図とともに説明す
る。第１図において１は抵抗器であり、この抵抗器１は
一方を電源ｖＣｃに、他方をインバータ４の入力端に接
続されている。インバータ４の入力端には、コンデンサ
２の正側をダイオード３のアノードがそれぞ、れ接続さ
れ、前記コンデンサ２の負側はＧＮＤに接続され、また
ダイオード３のカソードはｖＣｃに接続されている。イ
ンバータ４の出力がすキット回路の出力（ＲＥＳＥＴ　
０ＵＴ）である。

次に上記従来例の動作について説明する。電源ｖｃｏが
投入されると、インバータ４の入力電位は、抵抗器１及
びコンデンサ２により初期値○■から最終値■。Ｃまで
変化する。この時インバータ４の出力はハイレベルから
ローレベルに変わる。ダイオード３は電源を断にした時
に電荷を急速に放電させて、入力電源の変化をより急峻
にするだめのものである。

しかしながら上記従来例においては、インバータ４の出
°力をハイレベルからローレベルに変えるとき、入力の
抵抗器１とコンデンサ２０時定数によるため長いパルス
を作る事が難しくインバータ入力電圧がスノショルドレ
ベルを超えるときにリセット信号にヒゲかの９、リセッ
ト動作が不安定になる恐れがあった。またマイクロプロ
セッサを用いた回路に対応するリセット回路として用い
る場合は、電源投入時のリセットと共にマイクロプロセ
ッサの動作が正常でないときも、各回路をリセットして
おく必要があり、このだめの付加回路を必要とする不便
があった。

発明の目的 本発明は上記従来例の欠点を除去し、電源投入時に安定
に動作するリセット信号を出力すると共に、マイクロプ
ロセッサの異常監視とそれに伴な１　　　　　　　うリ
セット回路を併せ持つ、比較的簡単な構成の゛１セット
回路を提供することを目的とする。

発明の構成 本発明は上記目的を達成するために、モノマルチバイブ
レータを２個、相補的に使用して、リセット信号の動作
を安定させるとともに、簡単な回路構成で、マイクロプ
ロセッサの異常監視機能を持たせたものである。

実施例の説明 以下に本発明の一実施例の構成について、図面とともに
説明する。

第２図において、９はマイクロプロセンサでありクロッ
ク発振部１０のクロック出力により動作している。マイ
クロプロセッサ９は、ウォッチドッグオーバーなどの暴
走時にパルス出力を停止する異常検出制御信号を出力し
、この出力はＯＲゲート６に接続されている。ＯＲゲー
ト６の出力はモノマルチ５のクロック端子に接続され、
モノマルチ６の出力はＯＲゲート８に接続している。Ｏ
Ｒゲート８の出力はモノマルチ７のクロック入力となり
、モノマルチ７の出力はリセット信号としてマイクロプ
ロセッサ９とＯＲゲート６のもう一方の入力にリセット
情報を送ると共に、出力端子１４よシＲＥＳＥＴ　ＯＵ
Ｔを出力する。

また１２は電源電圧低下検出回路で１１の電源の電圧低
下を監視し、１２の出力は前記モノマルチ５のリセット
端子とＯＲゲート８のもう一方の入力に接続されている
。

次に上記実施例の動作について説明する。

電源１１が投入されると、その立上りの低電圧期間に電
源電圧低下検出回路１２は初期リセットパルスを発生す
る。仁の初期リセットパルスはモノマルチ６のリセット
端子Ｒに入力されリセットすると共に、ＯＲゲート８を
通してモノマルチ７のクロック入力端子Ｃのクロック入
力となり、長さｔ２のリセット信号を出力端子１４より
出力する。

マイクロプロセッサ９はこのリセット信号にて初期リセ
ットされた後、動作を始め、正常動作の場合、一定時間
食３以下の間隔でウオッドッグパルスを発生する。この
パルスはＯＲゲート６を通してモノマルチ６のクロック
入力となり、モノマルチ６はｔｌ　　の間、・・イレベ
ルとなる。モノマルチ６が立上るときはその変化はＯＲ
ゲート８を通してモノマルチ６に与えられるが、このと
きクロックのエツジは無効エツジとなり、モノマルチ７
の出力はハイレベルの１壕である。いま１．）１３であ
るとするならば、マイクロプロセッサ９からのウォッチ
ドッグパルスでモノマルチ５は常にクロック入力のある
状態となり、モノマルチ５の出力はハイレベルのまま変
化しない。

ここで何らかの異常が起こってプログラムが暴走し、マ
イクロプロセッサ９のウォッチドッグパルスに変化し、
この変化はＯＲゲート８を通して、モノマルチ７のクロ
ック端子Ｃに与えられる。このためモノマルチ７は、長
さｔ２のリセット信号を出力する。また、リセット信号
の終わりのエツジはＯＲゲート６を通してモノマルチ６
を動作させ、その出力をハイレベルに変える。

ここでもし、プログラムが暴走した要因が取り除かれて
いるならば、マイクロプロセッサ９からはウォッチドッ
グパルスが出力されるため、モノマルチ６の出力は変化
せず、このためモノマルチ７のクロック入力が変化しな
いため、リセット信号・　　は再び発生しないが、プロ
グラムが暴走する要因が残っている場合は、ウォッチド
ッグパルスが出力されないため、モノマルチ５とモノマ
ルチ了が交互に動作して、出力端子１４には周期的にリ
セット信号が出力される。

以上の信号のタイミングチャートを第３図に示す。第３
図において１は電源波形、２は電源電圧低下検出回路出
力波形、３はマイクロプロセッサ９のウォッチドッグパ
ルス波形、４はクロック発振部からのクロック出力波形
、６は端子１４のリセット信号波形を示す。ａのタイミ
ングで回路に電源電圧が供給されて、主電源が十分立上
る前に、２の初期リセットパルスが出力され、この立上
りに同期して、モノマルチ５にリセット信号が加わる。

ｂのタイミングでは、プログラムが何らかの一過性の要
因で暴走し、このためモノマルチ５に１度だけリセット
信号が加えられる。Ｃのタイミングでは、クロック発振
部の出力が停止し、このためマイクロプロセッサ９の動
作が停止して、３のウォッチドッグパルスが停止してし
まうため、６に周期的にリセット信号が与えられている
。

発明の効果 本発明は、上記のような構成であり、初期リセット回路
として用いて、以下に示す効果が得られるものである。

（−）　　従来のリセット回路を用いた電源電圧低下検
出回路を時定数のより長いモノマルチのクロックとして
用いているため、電源変動やノイズの混入等に対して、
より安定で誤動作のないリセット信号が得られるという
利点がある。

申）　マイクロプロセッサなどからの出力パルスによっ
てリセット信号が制御できるため、プログラムの暴走等
によるＣＰＵの損傷を防ぐことができるという利点があ
る。

（Ｃ）同じ機能を持つ従来の回路に比べて、回路規模が
非常に小さくできるという利点がある。

【図面の簡単な説明】

第１図は従来のリセット回路を示す回路図、第２図は本
発明の一実施例におけるリセ、／）回路の構成を示すブ
ロック図、第３図は第２図における信号波形のタイミン
グ図である。 １・・・・・・抵抗器、２・・・・・・コンデンサ、３
・・・・・・ダイオード、４・・・・・・インバータ、
５．了・・・・・・モノマルチ、６・・・・・・ＯＲゲ
ート、８・・・・・・ＯＲゲート、９・・・・・・マイ
クロプロセッサ、１ｏ・・・・・・クロック発振部、１
１・・・・・・電源、１２・・・・・・電源電圧低下検
出回路、１３・・・・・・電圧変換器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 Ｖｃ（。 市 区　　　　　　　　　　　　　　　　　　擢第　３　図 ＬｂＣ

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサと、電源電圧低下検出回路と、前記
   マイクロプロセッサの異常時にクロックが停止する前記
   マイクロプロセッサの異常検出信号とリセット信号を入
   力とする第１のＯＲゲートと、第１のＯＲゲートの出力
   に接続され、前記電源電圧低下検出回路出力をリセット
   入力とする第１のモノマルチと、第１のモノマルチの出
   力と前記電源電圧低下検出回路出力を入力とする第２の
   ＯＲゲートと、第２のＯＲゲートの出力に接続されてリ
   セット信号を出力する第２のモノマルチとを備えたリセ
   ット回路。