JPH04418Y2 - - Google Patents
Info
- Publication number
- JPH04418Y2 JPH04418Y2 JP1984133517U JP13351784U JPH04418Y2 JP H04418 Y2 JPH04418 Y2 JP H04418Y2 JP 1984133517 U JP1984133517 U JP 1984133517U JP 13351784 U JP13351784 U JP 13351784U JP H04418 Y2 JPH04418 Y2 JP H04418Y2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- capacitor
- circuit
- reference voltage
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 32
- 238000007599 discharging Methods 0.000 claims description 5
- 230000000737 periodic effect Effects 0.000 claims description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、電源投入時またはCPUの暴走時等
にCPUにリセツト信号を送出するCPUのリセツ
ト回路に関する。
にCPUにリセツト信号を送出するCPUのリセツ
ト回路に関する。
従来CPUを制御に用いる場合には、CPUの暴
走を監視するために、一般にCPUから一定周期
で送出されるパルスによつてオンするスイツチン
グ素子と、このスイツチング素子のオンによつて
放電、オフによつて放電するコンデンサ、および
このコンデンサの端子電圧を判定してリセツト信
号を出力する判定回路等によつて構成されるウオ
ツチドツク回路が設けられる。
走を監視するために、一般にCPUから一定周期
で送出されるパルスによつてオンするスイツチン
グ素子と、このスイツチング素子のオンによつて
放電、オフによつて放電するコンデンサ、および
このコンデンサの端子電圧を判定してリセツト信
号を出力する判定回路等によつて構成されるウオ
ツチドツク回路が設けられる。
しかし、このウオツチドツク回路は、あくま
で、上述したようにCPUの暴走時等にCPUを強
制的にリセツトさせるためのものであり、電源投
入時のリセツト用に、これとは別にパワーオンリ
セツト回路を必要とした。
で、上述したようにCPUの暴走時等にCPUを強
制的にリセツトさせるためのものであり、電源投
入時のリセツト用に、これとは別にパワーオンリ
セツト回路を必要とした。
本考案は、このような欠点を解決するためにな
されたもので、その目的は、簡単な構成でCPU
の暴走時および電源投入時のいずれのリセツトも
行なうことが可能なCPUのリセツト回路を提供
することにある。
されたもので、その目的は、簡単な構成でCPU
の暴走時および電源投入時のいずれのリセツトも
行なうことが可能なCPUのリセツト回路を提供
することにある。
このような目的を達成するために、本考案は、
CPUの暴走を監視するコンデンサの端子電圧を
判定した結果に基づいて所定幅のリセツト信号を
CPUに送出するCPUのリセツト回路において、
CPUからの周期的パルスによつてオンするスイ
ツチング素子と、このスイツチング素子のオンに
よつてコンデンサを電源により充電しかつオフに
よつて放電する充放電回路と、コンデンサの端子
電圧を基準電圧と比較し端子電圧が基準電圧を下
回つた場合にCPUにリセツト信号を送出する判
定回路と、この判定回路のリセツト信号出力時に
基準電圧を第１の基準電圧からより高い第２の基
準電圧に切り換える基準電圧発生回路と、判定回
路のリセツト信号出力によつて上記スイツチング
素子を強制的にオンする手段とを設けたものであ
る。
CPUの暴走を監視するコンデンサの端子電圧を
判定した結果に基づいて所定幅のリセツト信号を
CPUに送出するCPUのリセツト回路において、
CPUからの周期的パルスによつてオンするスイ
ツチング素子と、このスイツチング素子のオンに
よつてコンデンサを電源により充電しかつオフに
よつて放電する充放電回路と、コンデンサの端子
電圧を基準電圧と比較し端子電圧が基準電圧を下
回つた場合にCPUにリセツト信号を送出する判
定回路と、この判定回路のリセツト信号出力時に
基準電圧を第１の基準電圧からより高い第２の基
準電圧に切り換える基準電圧発生回路と、判定回
路のリセツト信号出力によつて上記スイツチング
素子を強制的にオンする手段とを設けたものであ
る。
電源投入時、コンデンサの端子電圧が基準値に
達するまでは、スイツチング素子がオン状態を維
持するところからコンデンサの充電が継続され、
基準値に達した時点でリセツトが解除される。
達するまでは、スイツチング素子がオン状態を維
持するところからコンデンサの充電が継続され、
基準値に達した時点でリセツトが解除される。
第１図は本考案の一実施例を示す回路図であ
る。同図において、C1，C2はコンデンサ、D1，
D2はダイオード、R0〜R9は抵抗、Trはトランジ
スタであり、１はCPUである。このCPU１から
は、それが正常な動作を継続している間は、一定
周期のパルス信号Ｐが送出される。このパルス信
号Ｐは、インバータ２により反転された後、コン
デンサC1および抵抗R2からなる微分回路により
微分されてトランジスタTrのベース入力となる。
トランジスタTrのエミツタ端子には抵抗R4を介
して電源電圧Ｖが印加され、コレクタ端子はコン
デンサC2を介して接地されている。このため、
トランジスタTrは上記微分回路の定数によつて
決まる間だけオンし、抵抗R4によつて決まる大
きさの電流が流れてコンデンサC2を充電する。
上記パルス信号Ｐが来ない間は、トランジスタ
Trはオフとなり、コンデンサC2に蓄積された電
荷は、この間に比較的高い抵抗値を有する抵抗
R5を介して放電され、その端子電圧は徐々に低
下する。
る。同図において、C1，C2はコンデンサ、D1，
D2はダイオード、R0〜R9は抵抗、Trはトランジ
スタであり、１はCPUである。このCPU１から
は、それが正常な動作を継続している間は、一定
周期のパルス信号Ｐが送出される。このパルス信
号Ｐは、インバータ２により反転された後、コン
デンサC1および抵抗R2からなる微分回路により
微分されてトランジスタTrのベース入力となる。
トランジスタTrのエミツタ端子には抵抗R4を介
して電源電圧Ｖが印加され、コレクタ端子はコン
デンサC2を介して接地されている。このため、
トランジスタTrは上記微分回路の定数によつて
決まる間だけオンし、抵抗R4によつて決まる大
きさの電流が流れてコンデンサC2を充電する。
上記パルス信号Ｐが来ない間は、トランジスタ
Trはオフとなり、コンデンサC2に蓄積された電
荷は、この間に比較的高い抵抗値を有する抵抗
R5を介して放電され、その端子電圧は徐々に低
下する。
コンデンサC2の端子電圧は比較器３の入力と
なる。比較器３はこの端子電圧V+を、電源電圧
Ｖを抵抗R6と抵抗R7および抵抗８の並列接続回
路で分割して得た基準電圧V-の第１の設定値V1
と比較する。CPU１が正常に動作し、一定周期
でパルス信号Ｐを送出している間は、コンデンサ
C2の充電が繰り返し行なわれ、その端子電圧は
常に上記基準電圧を十分に上回る値にあるが、
CPU１が暴走して上記パルス信号Ｐの送出が行
なわれなくなると、第２図ａに示すように端子電
圧V+は徐々に低下し、遂には基準電圧V-の設定
値V1を切る。この時t1、比較器３からは、第２図
ｂに示すように“Ｌ”レベルの出力がリセツト信
号RESETとしてCPU１に送出される。
なる。比較器３はこの端子電圧V+を、電源電圧
Ｖを抵抗R6と抵抗R7および抵抗８の並列接続回
路で分割して得た基準電圧V-の第１の設定値V1
と比較する。CPU１が正常に動作し、一定周期
でパルス信号Ｐを送出している間は、コンデンサ
C2の充電が繰り返し行なわれ、その端子電圧は
常に上記基準電圧を十分に上回る値にあるが、
CPU１が暴走して上記パルス信号Ｐの送出が行
なわれなくなると、第２図ａに示すように端子電
圧V+は徐々に低下し、遂には基準電圧V-の設定
値V1を切る。この時t1、比較器３からは、第２図
ｂに示すように“Ｌ”レベルの出力がリセツト信
号RESETとしてCPU１に送出される。
一方、このリセツト信号はアナログスイツチ４
に制御信号として加えられ、アナログスイツチ４
をオフ状態とする。この結果、抵抗R6と電源電
圧Ｖを分割する抵抗R7に対して、並列に接続さ
れていた抵抗R8がはずされるため、比較器３の
基準電圧V-は第１の設定値V1からより高い第２
の設定値V2へ上昇する。そこで、再び充電を開
始したコンデンサC2の端子電圧V+が上記第２の
設定値V2に達するまでは、リセツト信号RESET
が送出され続けるが、V+がV2を上回つた時点t2
で、比較器３の出力は再び“Ｈ”レベルとなり、
リセツトが解除される。同時にアナログスイツチ
４もオフすることから上記基準電圧V-は低レベ
ルの第１の設定値V1に復帰する。つまり、t1から
t2幅のリセツト信号が送出されたことになる。
に制御信号として加えられ、アナログスイツチ４
をオフ状態とする。この結果、抵抗R6と電源電
圧Ｖを分割する抵抗R7に対して、並列に接続さ
れていた抵抗R8がはずされるため、比較器３の
基準電圧V-は第１の設定値V1からより高い第２
の設定値V2へ上昇する。そこで、再び充電を開
始したコンデンサC2の端子電圧V+が上記第２の
設定値V2に達するまでは、リセツト信号RESET
が送出され続けるが、V+がV2を上回つた時点t2
で、比較器３の出力は再び“Ｈ”レベルとなり、
リセツトが解除される。同時にアナログスイツチ
４もオフすることから上記基準電圧V-は低レベ
ルの第１の設定値V1に復帰する。つまり、t1から
t2幅のリセツト信号が送出されたことになる。
ここで、本実施例では、コンデンサC1と抵抗
R2との接続点と、比較器３の出力端子との間に、
前者をアノード側としてダイオードD1を接続し
たことにより、電源投入時に、第３図ｂに示すよ
うに比較器３の“Ｌ”レベル出力、つまりリセツ
ト信号出力が送出されている間は、トランジスタ
Trは強制的にオン状態とされ、コンデンサC2に
充電が行なわれる。そして第３図ａに示したよう
にコンデンサC2の端子電圧V+が基準電圧V-の設
定値V2を上回つた時点で比較器３の出力は“Ｈ”
レベルとなりリセツトが解除される。この時、基
準電圧は第１の設定値V1に切換わる。前述した
ように、周期的パルスを検知して異常時にリセツ
トを行なうウオツチドツグ回路と、電源投入時の
パワーオンリセツト回路とは従来別個に設けら
れ、両回路の論理和出力をとつてリセツト信号
RESETとされていたが、本実施例では上述した
ようにダイオードD1を設けただけで、比較器３
からのリセツト信号出力によつてトランジスタ
Trを強制的にオンするようにし、これによつて
ウオツチドツグ回路を構成する充放電回路をパワ
ーオンリセツト回路としても兼用している。
R2との接続点と、比較器３の出力端子との間に、
前者をアノード側としてダイオードD1を接続し
たことにより、電源投入時に、第３図ｂに示すよ
うに比較器３の“Ｌ”レベル出力、つまりリセツ
ト信号出力が送出されている間は、トランジスタ
Trは強制的にオン状態とされ、コンデンサC2に
充電が行なわれる。そして第３図ａに示したよう
にコンデンサC2の端子電圧V+が基準電圧V-の設
定値V2を上回つた時点で比較器３の出力は“Ｈ”
レベルとなりリセツトが解除される。この時、基
準電圧は第１の設定値V1に切換わる。前述した
ように、周期的パルスを検知して異常時にリセツ
トを行なうウオツチドツグ回路と、電源投入時の
パワーオンリセツト回路とは従来別個に設けら
れ、両回路の論理和出力をとつてリセツト信号
RESETとされていたが、本実施例では上述した
ようにダイオードD1を設けただけで、比較器３
からのリセツト信号出力によつてトランジスタ
Trを強制的にオンするようにし、これによつて
ウオツチドツグ回路を構成する充放電回路をパワ
ーオンリセツト回路としても兼用している。
なお、電源に異常があつてその電圧がコンデン
サC2の端子電圧を下回つたときには、当然にコ
ンデンサC2は放電を開始し、前述したCPU１の
暴走の場合と同様に、その端子電圧V+が基準電
圧の第１の設定値V1を下回つた時にリセツト信
号RESETが出力されると同時に基準電圧が第２
の設定値V2に切り換えられ、コンデンサC2の端
子電圧V+がV2を上回つた時に、上記リセツト信
号の出力は停止する。この場合、ダイオードD2
がなければ、コンデンサC2の放電は前述したと
同様に比較的高抵抗の抵抗R5を通じて徐々に行
なわれる。しかし、このような電源電圧の低下の
場合には、上述したようにコンデンサC2の放電
が徐々に行なわれてその端子電圧V+が比較器３
の第１の設定値V1に達するまでの間に、CPU１
が誤動作するおそれがある。そこで、本実施例で
はこれを防ぐために、コンデンサC2と電源との
間にダイオードD2を、前者をアノード側として
接続してある。これにより、電源電圧Ｖがコンデ
ンサC2の端子電圧V+を下回つた場合には、この
ダイオードD2を介して急速に放電が行なわれ、
速やかにリセツトが行なわれる。
サC2の端子電圧を下回つたときには、当然にコ
ンデンサC2は放電を開始し、前述したCPU１の
暴走の場合と同様に、その端子電圧V+が基準電
圧の第１の設定値V1を下回つた時にリセツト信
号RESETが出力されると同時に基準電圧が第２
の設定値V2に切り換えられ、コンデンサC2の端
子電圧V+がV2を上回つた時に、上記リセツト信
号の出力は停止する。この場合、ダイオードD2
がなければ、コンデンサC2の放電は前述したと
同様に比較的高抵抗の抵抗R5を通じて徐々に行
なわれる。しかし、このような電源電圧の低下の
場合には、上述したようにコンデンサC2の放電
が徐々に行なわれてその端子電圧V+が比較器３
の第１の設定値V1に達するまでの間に、CPU１
が誤動作するおそれがある。そこで、本実施例で
はこれを防ぐために、コンデンサC2と電源との
間にダイオードD2を、前者をアノード側として
接続してある。これにより、電源電圧Ｖがコンデ
ンサC2の端子電圧V+を下回つた場合には、この
ダイオードD2を介して急速に放電が行なわれ、
速やかにリセツトが行なわれる。
なお、本実施例ではトランジスタTrのオンに
よりコンデンサC2を充電するようにしているが、
他のスイツチング素子を用いこの素子のオンによ
りコンデンサC2を充電するようにしても良い。
よりコンデンサC2を充電するようにしているが、
他のスイツチング素子を用いこの素子のオンによ
りコンデンサC2を充電するようにしても良い。
以上説明したように、本考案によれば、CPU
からの周期的パルスによつてスイツチング素子が
オンしたときに充電しオフしたときに放電するコ
ンデンサの端子電圧を判定してリセツト信号を送
出する判定回路の、上記リセツト信号出力によつ
て上記スイツチング素子を強制的にオンとする手
段を設けたことにより、CPUの暴走監視用の充
放電回路をパワーオンリセツト回路としても兼用
することができ、回路構成を大幅に簡略化するこ
とができる。
からの周期的パルスによつてスイツチング素子が
オンしたときに充電しオフしたときに放電するコ
ンデンサの端子電圧を判定してリセツト信号を送
出する判定回路の、上記リセツト信号出力によつ
て上記スイツチング素子を強制的にオンとする手
段を設けたことにより、CPUの暴走監視用の充
放電回路をパワーオンリセツト回路としても兼用
することができ、回路構成を大幅に簡略化するこ
とができる。
第１図は本考案の一実施例を示す回路図、第２
図および第３図は動作を示すタイミングチヤート
である。 １……CPU、３……比較器、C2……コンデン
サ、D2……ダイオード、Tr……トランジスタ。
図および第３図は動作を示すタイミングチヤート
である。 １……CPU、３……比較器、C2……コンデン
サ、D2……ダイオード、Tr……トランジスタ。
Claims (1)
- CPUの暴走を監視するコンデンサの端子電圧
を判定した結果に基づいて所定幅のリセツト信号
をCPUに送出するCPUのリセツト回路において、
CPUからの周期的パルスによつてオンするスイ
ツチング素子と、このスイツチング素子のオンに
よつて前記コンデンサを電源により充電しかつオ
フによつて放電する充放電回路と、前記コンデン
サの端子電圧を基準電圧と比較し端子電圧が基準
電圧を下回つた場合にCPUにリセツト信号を送
出する判定回路と、この判定回路のリセツト信号
出力時に前記基準電圧を第１の基準電圧からより
高い第２の基準電圧に切り換える基準電圧発生回
路と、前記判定回路のリセツト信号出力によつて
前記スイツチング素子を強制的にオンする手段と
を設け、CPUへの電源投入時及びCPUの暴走時
にCPUをリセツトするようにしたことを特徴と
するCPUのリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984133517U JPH04418Y2 (ja) | 1984-09-04 | 1984-09-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984133517U JPH04418Y2 (ja) | 1984-09-04 | 1984-09-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151532U JPS6151532U (ja) | 1986-04-07 |
| JPH04418Y2 true JPH04418Y2 (ja) | 1992-01-08 |
Family
ID=30692059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984133517U Expired JPH04418Y2 (ja) | 1984-09-04 | 1984-09-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04418Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132652A (ja) * | 1983-01-20 | 1984-07-30 | Sanyo Electric Co Ltd | 半導体読出し専用メモリのデ−タ固定方法 |
-
1984
- 1984-09-04 JP JP1984133517U patent/JPH04418Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132652A (ja) * | 1983-01-20 | 1984-07-30 | Sanyo Electric Co Ltd | 半導体読出し専用メモリのデ−タ固定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6151532U (ja) | 1986-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2136384A1 (en) | Microprocessor watchdog circuit | |
| JPH04418Y2 (ja) | ||
| JPH04417Y2 (ja) | ||
| US5804995A (en) | Monitoring circuit for a supply voltage | |
| JPH08223017A (ja) | パワーオン・パワーオフリセット装置 | |
| JPH0453452B2 (ja) | ||
| JP2504003Y2 (ja) | 制御装置のリセット回路 | |
| JPS6234356Y2 (ja) | ||
| JP2841533B2 (ja) | 電源投入回路 | |
| JPH0435942Y2 (ja) | ||
| JPS6243390Y2 (ja) | ||
| JPS602676Y2 (ja) | タイマ用ｉｃ回路 | |
| JPS625726Y2 (ja) | ||
| JPH0241983Y2 (ja) | ||
| JPH0334690B2 (ja) | ||
| JPH0426916Y2 (ja) | ||
| KR920004986Y1 (ko) | 리세트 겸용 워치도그회로 | |
| SU1151972A1 (ru) | Устройство дл включени и перезапуска микропроцессора при сбо х питани | |
| JPH0389845A (ja) | スロースタート回路 | |
| KR890006608Y1 (ko) | 마이컴의 오동작 방지회로 | |
| JPH0342496Y2 (ja) | ||
| JPS60258625A (ja) | イニシヤルリセツト回路 | |
| JPS6285317A (ja) | リセツト回路 | |
| JPH04291610A (ja) | マイクロコンピュータのリセット回路 | |
| JPS6299818A (ja) | 電圧監視回路 |