JP2507594B2 - スロ―スタ―ト回路 - Google Patents
スロ―スタ―ト回路Info
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- JP2507594B2 JP2507594B2 JP11158189A JP11158189A JP2507594B2 JP 2507594 B2 JP2507594 B2 JP 2507594B2 JP 11158189 A JP11158189 A JP 11158189A JP 11158189 A JP11158189 A JP 11158189A JP 2507594 B2 JP2507594 B2 JP 2507594B2
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- Japan
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- resistor
- capacitor
- transistor
- power supply
- npn transistor
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- 239000003990 capacitor Substances 0.000 claims description 43
- 238000007599 discharging Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はスロースタート回路に関し、特にスイッチン
グ・レギュレータの制御回路におけるスロースタート回
路に関する。
グ・レギュレータの制御回路におけるスロースタート回
路に関する。
（従来の技術） 従来、この種のスロースタート回路は、第５図に示す
回路があり、第４図に示されるDC−DCコンバータのスロ
ースタート回路部として使用されていた。スロースター
ト回路部からの出力側信号VSは、コントロールICにおい
て三角波発振器出力Vtと比較され、その比較出力はドラ
イバ回路に供給され、ドライバ回路の出力がコンバータ
部にONパルス信号Vpとして供給される。第６図には第４
図のVcc,V20,V10の投入、瞬断、切断時における波形変
化が示されている。このスロースタート回路の端子２に
供給されている制御用電源Vccの立ち上がりが遅いと、
コンデンサC10が完全に充電しきらないうちに放電を開
始するため、第７図に示すようにコントロールICは初め
から幅の広いONパルスVpを出力し、スロースタートがう
まくかからないことがあった。
回路があり、第４図に示されるDC−DCコンバータのスロ
ースタート回路部として使用されていた。スロースター
ト回路部からの出力側信号VSは、コントロールICにおい
て三角波発振器出力Vtと比較され、その比較出力はドラ
イバ回路に供給され、ドライバ回路の出力がコンバータ
部にONパルス信号Vpとして供給される。第６図には第４
図のVcc,V20,V10の投入、瞬断、切断時における波形変
化が示されている。このスロースタート回路の端子２に
供給されている制御用電源Vccの立ち上がりが遅いと、
コンデンサC10が完全に充電しきらないうちに放電を開
始するため、第７図に示すようにコントロールICは初め
から幅の広いONパルスVpを出力し、スロースタートがう
まくかからないことがあった。
（発明が解決しようとする課題） 上述した従来のスロースタート回路では、スロースタ
ートがかからずに電源が立ち上がると、コンバータの出
力コンデンサあるいは負荷のコンデンサに突入電流が流
れ、従ってコンデンサの劣化ひいては装置の信頼度を悪
化させるという欠点があった。
ートがかからずに電源が立ち上がると、コンバータの出
力コンデンサあるいは負荷のコンデンサに突入電流が流
れ、従ってコンデンサの劣化ひいては装置の信頼度を悪
化させるという欠点があった。
さらに、瞬断時はコントロールICの最低動作電圧EAを
下回ってもONパルスを出力しつづけコントロールICの動
作が保証できない状態で運転されるという欠点があっ
た。
下回ってもONパルスを出力しつづけコントロールICの動
作が保証できない状態で運転されるという欠点があっ
た。
（課題を解決するための手段） 本発明によるスロースタート回路は、それぞれ並列に
接続され、一端が接地され他端が出力端子に接続された
容量C1の第１のコンデンサおよび抵抗値R1の第１の抵抗
と、エミッタが電源に接続されたコレクタ・フォロワ型
PNPトランジスタと、前記PNPトランジスタのコレクタと
出力端子間に接続した抵抗値R2の第２の抵抗と、前記PN
Pトランジスタのベースと前記電源の間に接続された第
７の抵抗とから成る第１の充放電回路と； 一端が接地された容量C2の第２のコンデンサと、前記
第２のコンデンサの他端と前記PNPトランジスタのベー
ス間に接続された抵抗値R3の第３の抵抗と、エミッタが
接地された第１のNPNトランジスタと、一端が前記第１
のNPNトランジスタのコレクタに接続され、他端が前記
第３の抵抗と第２のコンデンサとの接続点に接続された
抵抗値R4の第４の抵抗と、前記第１のNPNトランジスタ
のベースと電源間に接続された第５の抵抗とから成る第
２の充放電回路と； エミッタが接地され、コレクタが前記第１のNPNトラ
ンジスタのベースに接続された第２のNPNトランジスタ
と、カソードが電源に接続されたツェナー・ダイオード
と、前記ツェナー・ダイオードのアノードと前記第２の
NPNトランジスタのベース間に接続された第６の抵抗と
から成るレベル検出回路と； から構成され、 前記電源の電圧Vccが規定値EA以下となり再び該電圧V
ccが規定値EA以上に回復するまでの期間を前記電源の瞬
断の時間ΔＴとするとき、該瞬断が発生し前記電源の電
圧Vccが規定値EAを下回ると、前記第２のNPNトランジス
タがオフになり、前記第１のNPNトランジスタがオンに
なり、前記第２のコンデンサの電荷を前記第４の抵抗及
び該第１のNPNトランジスタを介して時定数τ４で放電
させると共に前記PNPトランジスタをオンさせ、このPNP
トランジスタがオンしたことにより前記第１のコンデン
サが該PNPトランジスタ及び前記第２の抵抗を介して時
定数τ２で充電され初期状態になり、次に瞬断が回復し
て電源の電圧Vccが規定値EAを上回ったとき再び通常の
電源投入時と同じ状態で前記第２のコンデンサが時定数
τ３で前記第３の抵抗を介して充電されこの第２のコン
デンサの充電完了を待って前記第１のコンデンサが前記
第１の抵抗を介して放電を開始し、 前記時定数τ４＝C2R4＜ΔＴであり、前記時定数τ２＝
C1（R1R2）＜ΔＴであり、前記τ３＝C2R3である ことを特徴とする。
接続され、一端が接地され他端が出力端子に接続された
容量C1の第１のコンデンサおよび抵抗値R1の第１の抵抗
と、エミッタが電源に接続されたコレクタ・フォロワ型
PNPトランジスタと、前記PNPトランジスタのコレクタと
出力端子間に接続した抵抗値R2の第２の抵抗と、前記PN
Pトランジスタのベースと前記電源の間に接続された第
７の抵抗とから成る第１の充放電回路と； 一端が接地された容量C2の第２のコンデンサと、前記
第２のコンデンサの他端と前記PNPトランジスタのベー
ス間に接続された抵抗値R3の第３の抵抗と、エミッタが
接地された第１のNPNトランジスタと、一端が前記第１
のNPNトランジスタのコレクタに接続され、他端が前記
第３の抵抗と第２のコンデンサとの接続点に接続された
抵抗値R4の第４の抵抗と、前記第１のNPNトランジスタ
のベースと電源間に接続された第５の抵抗とから成る第
２の充放電回路と； エミッタが接地され、コレクタが前記第１のNPNトラ
ンジスタのベースに接続された第２のNPNトランジスタ
と、カソードが電源に接続されたツェナー・ダイオード
と、前記ツェナー・ダイオードのアノードと前記第２の
NPNトランジスタのベース間に接続された第６の抵抗と
から成るレベル検出回路と； から構成され、 前記電源の電圧Vccが規定値EA以下となり再び該電圧V
ccが規定値EA以上に回復するまでの期間を前記電源の瞬
断の時間ΔＴとするとき、該瞬断が発生し前記電源の電
圧Vccが規定値EAを下回ると、前記第２のNPNトランジス
タがオフになり、前記第１のNPNトランジスタがオンに
なり、前記第２のコンデンサの電荷を前記第４の抵抗及
び該第１のNPNトランジスタを介して時定数τ４で放電
させると共に前記PNPトランジスタをオンさせ、このPNP
トランジスタがオンしたことにより前記第１のコンデン
サが該PNPトランジスタ及び前記第２の抵抗を介して時
定数τ２で充電され初期状態になり、次に瞬断が回復し
て電源の電圧Vccが規定値EAを上回ったとき再び通常の
電源投入時と同じ状態で前記第２のコンデンサが時定数
τ３で前記第３の抵抗を介して充電されこの第２のコン
デンサの充電完了を待って前記第１のコンデンサが前記
第１の抵抗を介して放電を開始し、 前記時定数τ４＝C2R4＜ΔＴであり、前記時定数τ２＝
C1（R1R2）＜ΔＴであり、前記τ３＝C2R3である ことを特徴とする。
（実施例） 次に本発明について図面を参照して説明する。
第１図は本発明によるスロースタート回路の一実施例
を示す回路図である。
を示す回路図である。
本発明の一実施例を示すスロースタート回路は第１図
に示す如く、第１の充放電回路10と第２の充放電回路20
とレベル検出回路30とを備える。第１の充放電回路は、
基本的に、一端を接地し他端を出力端子に接続した第１
のコンデンサC1と、第１のコンデンサに並列接続した第
１の抵抗R1と、コレクタフォロワ型PNPトランジスタQ3
と、PNPトランジスタQ3のコレクタと出力端子間に接続
した第２の抵抗R2とから成り、第２の充放電回路は、基
本的に、一端を接地した第２のコンデンサC2と、第２の
コンデンサC2の他端とPNPトランジスタQ3のベース間に
接続した第３の抵抗R3と、エミッタを接地した第１のNP
NトランジスタQ1と、一端を第１のNPNトランジスタQ1の
コレクタに接続し、他端を第３の抵抗R3と第２コンデン
サC2との接続点に接続した第４の抵抗R4と、第１のNPN
トランジスタQ1のベースと電源間に接続した第５の抵抗
R5とから成る。更にレベル検出回路30は、エミッタを接
地し、コレクタを第１のNPNトランジスタQ1のベースに
接続した第２のNPNトランジスタQ2と、カソードを電源
に接続したツェーナー・ダイオードZ1と、ツェナー・ダ
イオードZ1のアノードと第２のNPNトランジスタQ2のベ
ース間に接続した第６の抵抗R6を有して構成されてい
る。
に示す如く、第１の充放電回路10と第２の充放電回路20
とレベル検出回路30とを備える。第１の充放電回路は、
基本的に、一端を接地し他端を出力端子に接続した第１
のコンデンサC1と、第１のコンデンサに並列接続した第
１の抵抗R1と、コレクタフォロワ型PNPトランジスタQ3
と、PNPトランジスタQ3のコレクタと出力端子間に接続
した第２の抵抗R2とから成り、第２の充放電回路は、基
本的に、一端を接地した第２のコンデンサC2と、第２の
コンデンサC2の他端とPNPトランジスタQ3のベース間に
接続した第３の抵抗R3と、エミッタを接地した第１のNP
NトランジスタQ1と、一端を第１のNPNトランジスタQ1の
コレクタに接続し、他端を第３の抵抗R3と第２コンデン
サC2との接続点に接続した第４の抵抗R4と、第１のNPN
トランジスタQ1のベースと電源間に接続した第５の抵抗
R5とから成る。更にレベル検出回路30は、エミッタを接
地し、コレクタを第１のNPNトランジスタQ1のベースに
接続した第２のNPNトランジスタQ2と、カソードを電源
に接続したツェーナー・ダイオードZ1と、ツェナー・ダ
イオードZ1のアノードと第２のNPNトランジスタQ2のベ
ース間に接続した第６の抵抗R6を有して構成されてい
る。
第４図は本発明のスロースタート回路が使用されるDC
−DCコンバータのブロック図である。通常DC−DCコンバ
ータは、コンバータ自身の出力コンデンサあるいは負荷
のコンデンサが突入電流により劣化するのを防止するた
め、出力電圧に傾きをもたせて立ち上げている。そのた
め、第４の三角波発振器出力（Vt）とスロースタート回
路出力V1の増幅出力VSとを比較して、第３図に示すよう
にONパルス幅を徐々に広げるように回路が構成されてい
る。第２図には電源投入、切断、瞬断時のタイミングチ
ャートが、第３図にはスロースタート時のタイミング拡
大図が示されている。
−DCコンバータのブロック図である。通常DC−DCコンバ
ータは、コンバータ自身の出力コンデンサあるいは負荷
のコンデンサが突入電流により劣化するのを防止するた
め、出力電圧に傾きをもたせて立ち上げている。そのた
め、第４の三角波発振器出力（Vt）とスロースタート回
路出力V1の増幅出力VSとを比較して、第３図に示すよう
にONパルス幅を徐々に広げるように回路が構成されてい
る。第２図には電源投入、切断、瞬断時のタイミングチ
ャートが、第３図にはスロースタート時のタイミング拡
大図が示されている。
本発明の一実施例を示す第１図の回路動作について、
動作波形タイミングチャートを示す第２図と第３図を参
照して説明する。
動作波形タイミングチャートを示す第２図と第３図を参
照して説明する。
まず、制御用電源Vcc投入時、VZ1＋VBE2を下回ってい
る間（t0〜t1）は、トランジスタQ2はOFF状態にあり、
従ってトランジスタQ1がONして、コンデンサC2を放電さ
せるとともに、トランジスタQ3をONする。その結果、コ
ンデンサC1が充電され、スロースタート出力V1は三角波
のレベルより高くなるため、ONパルスは出力されない。
る間（t0〜t1）は、トランジスタQ2はOFF状態にあり、
従ってトランジスタQ1がONして、コンデンサC2を放電さ
せるとともに、トランジスタQ3をONする。その結果、コ
ンデンサC1が充電され、スロースタート出力V1は三角波
のレベルより高くなるため、ONパルスは出力されない。
次にVccがVZ1＋VBE2を上回ると（t1）、トランジスタ
Q2がON、Q1がOFFして、コンデンサC2は時定数C2R3で充
電され、To後にQ3がOFFする。この間（To）、コンデン
サC1は更に充電され続け、確実にEccまで充電する。続
いてトランジスタQ3がOFFすると（t2）、コンデンサC1
は時定数C1R1で放電を開始し、第３図に示すように、ON
パルス幅が徐々に広がり、DC−DCコンバータ出力にスロ
ースタートがかかる。
Q2がON、Q1がOFFして、コンデンサC2は時定数C2R3で充
電され、To後にQ3がOFFする。この間（To）、コンデン
サC1は更に充電され続け、確実にEccまで充電する。続
いてトランジスタQ3がOFFすると（t2）、コンデンサC1
は時定数C1R1で放電を開始し、第３図に示すように、ON
パルス幅が徐々に広がり、DC−DCコンバータ出力にスロ
ースタートがかかる。
次に瞬断時、VccがVZ1＋VBE2を下回ると（t4）、トラ
ンジスタQ2がOFF、Q1がONして、コンデンサC2の電荷を
時定数C2R4で急速に放電させると同時に、トランジスタ
Q3をONさせる。その結果、スロースタート出力V1は時定
数C1（R1R2）で急上昇し、三角波のレベルより高くな
って、ONパルス出力は止まる。この時、時定数C2R4を瞬
断時間に比べ小さく選ぶことにより、コンデンサC2の電
荷を完全に放電できるので、瞬断回復時（t5）もコンデ
ンサC1の充電時間は投入時と同じ（To）だけ確保でき、
従って、投入時と全く同じようにスロースタートをかけ
ることができる。
ンジスタQ2がOFF、Q1がONして、コンデンサC2の電荷を
時定数C2R4で急速に放電させると同時に、トランジスタ
Q3をONさせる。その結果、スロースタート出力V1は時定
数C1（R1R2）で急上昇し、三角波のレベルより高くな
って、ONパルス出力は止まる。この時、時定数C2R4を瞬
断時間に比べ小さく選ぶことにより、コンデンサC2の電
荷を完全に放電できるので、瞬断回復時（t5）もコンデ
ンサC1の充電時間は投入時と同じ（To）だけ確保でき、
従って、投入時と全く同じようにスロースタートをかけ
ることができる。
なお、VZ1＋VBE2はコントロールICの最小動作電圧EA
に等しくなるように選ぶ必要がある。
に等しくなるように選ぶ必要がある。
上述説明から明らかなとおり、本発明によれば、電源
投入時制御電源VccがコントロールICの最小動作電圧EA
に達した後、さらに一定時間（To）、スロースタート用
コンデンサ（C1）が飽和するまで充電させることがで
き、従って制御電源Vccの立ち上がりスピードがおそく
ても確実にスロースタートをかけることができる。さら
に、瞬断時VccがEAを下回ると直ちにスロースタート用
コンデンサを充電して初期状態にし、瞬断回復時も電源
投入時と同じスロースタートをかけることができる。
投入時制御電源VccがコントロールICの最小動作電圧EA
に達した後、さらに一定時間（To）、スロースタート用
コンデンサ（C1）が飽和するまで充電させることがで
き、従って制御電源Vccの立ち上がりスピードがおそく
ても確実にスロースタートをかけることができる。さら
に、瞬断時VccがEAを下回ると直ちにスロースタート用
コンデンサを充電して初期状態にし、瞬断回復時も電源
投入時と同じスロースタートをかけることができる。
（発明の効果） 以上説明したように、本発明は制御用電源のレベル検
出回路によって、スロースタート回路内のコンデンサの
充放電をコントロールしているので、投入時はもちろ
ん、瞬断時も確実にスロースタートをかけることができ
る効果がある。
出回路によって、スロースタート回路内のコンデンサの
充放電をコントロールしているので、投入時はもちろ
ん、瞬断時も確実にスロースタートをかけることができ
る効果がある。
第１図は本発明によるスロースタート回路の一実施例を
示す回路図、第２図は本実施例における電源投入、切
断、瞬断時のタイミングチャート図、第３図は本実施例
のスロースタート時タイミングの拡大図、第４図はスロ
ースタート回路が適用されているDC−DCコンバータの構
成図、第５図は従来のスロースタート回路図、第６図と
第７図は第５図に示す従来のスロースタート回路の電源
投入、切断、瞬断時のタイミングチャート図とスロース
タート時のタイミングの拡大図である。 10……第１の充放電回路、20……第２の充放電回路、30
……レベル検出回路。
示す回路図、第２図は本実施例における電源投入、切
断、瞬断時のタイミングチャート図、第３図は本実施例
のスロースタート時タイミングの拡大図、第４図はスロ
ースタート回路が適用されているDC−DCコンバータの構
成図、第５図は従来のスロースタート回路図、第６図と
第７図は第５図に示す従来のスロースタート回路の電源
投入、切断、瞬断時のタイミングチャート図とスロース
タート時のタイミングの拡大図である。 10……第１の充放電回路、20……第２の充放電回路、30
……レベル検出回路。
Claims (1)
- 【請求項１】それぞれ並列に接続され、一端が接地され
他端が出力端子に接続された容量C1の第１のコンデンサ
および抵抗値R1の第１の抵抗と、エミッタが電源に接続
されたコレクタ・フォロワ型PNPトランジスタと、前記P
NPトランジスタのコレクタと出力端子間に接続した抵抗
値R2の第２の抵抗と、前記PNPトランジスタのベースと
前記電源の間に接続された第７の抵抗とから成る第１の
充放電回路と； 一端が接地された容量C2の第２のコンデンサと、前記第
２のコンデンサの他端と前記PNPトランジスタのベース
間に接続された抵抗値R3の第３の抵抗と、エミッタが接
地された第１のNPNトランジスタと、一端が前記第１のN
PNトランジスタのコレクタに接続され、他端が前記第３
の抵抗と第２のコンデンサとの接続点に接続された抵抗
値R4の第４の抵抗と、前記第１のNPNトランジスタのベ
ースと電源間に接続された第５の抵抗とから成る第２の
充放電回路と； エミッタが接地され、コレクタが前記第１のNPNトラン
ジスタのベースに接続された第２のNPNトランジスタ
と、カソードが電源に接続されたツェナー・ダイオード
と、前記ツェナー・ダイオードのアノードと前記第２の
NPNトランジスタのベース間に接続された第６の抵抗と
から成るレベル検出回路と； から構成され、 前記電源の電圧VCCが規定値EA以下となり再び該電圧VCC
が規定値EA以上に回復するまでの期間を前記電源の瞬断
の時間ΔＴとするとき、該瞬断が発生し前記電源の電圧
VCCが規定値EAを下回ると、前記第２のNPNトランジスタ
がオフになり、前記第１のNPNトランジスタがオンにな
り、前記第２のコンデンサの電荷を前記第４の抵抗及び
該第１のNPNトランジスタを介して時定数τ４で放電さ
せると共に前記PNPトランジスタをオンさせ、このPNPト
ランジスタがオンしたことにより前記第１のコンデンサ
が該PNPトランジスタ及び前記第２の抵抗を介して時定
数τ２で充電され初期状態になり、次に瞬断が回復して
電源の電圧VCCが規定値EAを上回ったとき再び通常の電
源投入時と同じ状態で前記第２のコンデンサが時定数τ
３で前記第３の抵抗を介して充電されこの第２のコンデ
ンサの充電完了を待って前記第１のコンデンサが前記第
１の抵抗を介して放電を開始し、 前記時定数τ４＝C2R4＜ΔＴであり、前記時定数τ２＝
C1（R1R2）＜ΔＴであり、前記τ３＝C2R3である ことを特徴とするスロースタート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158189A JP2507594B2 (ja) | 1989-04-28 | 1989-04-28 | スロ―スタ―ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158189A JP2507594B2 (ja) | 1989-04-28 | 1989-04-28 | スロ―スタ―ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0389845A JPH0389845A (ja) | 1991-04-15 |
| JP2507594B2 true JP2507594B2 (ja) | 1996-06-12 |
Family
ID=14565004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11158189A Expired - Lifetime JP2507594B2 (ja) | 1989-04-28 | 1989-04-28 | スロ―スタ―ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507594B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101114826B (zh) * | 2007-07-23 | 2011-05-11 | 中兴通讯股份有限公司 | 电源缓启动装置 |
| CN104578742B (zh) * | 2013-10-23 | 2019-03-29 | 中兴通讯股份有限公司 | 一种缓启动电路 |
-
1989
- 1989-04-28 JP JP11158189A patent/JP2507594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0389845A (ja) | 1991-04-15 |
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