JPH0642767B2 - システムリセット回路 - Google Patents
システムリセット回路Info
- Publication number
- JPH0642767B2 JPH0642767B2 JP1339490A JP33949089A JPH0642767B2 JP H0642767 B2 JPH0642767 B2 JP H0642767B2 JP 1339490 A JP1339490 A JP 1339490A JP 33949089 A JP33949089 A JP 33949089A JP H0642767 B2 JPH0642767 B2 JP H0642767B2
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- JP
- Japan
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- transistor
- power supply
- supply voltage
- circuit
- voltage
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はシステムリセット回路に係り、特に電源電圧の
立ち上がりを遅延させる遅延用コンデンサを有するシス
テムに印加する電源のリセットを行なうシステムリセッ
ト回路に関する。
立ち上がりを遅延させる遅延用コンデンサを有するシス
テムに印加する電源のリセットを行なうシステムリセッ
ト回路に関する。
従来の技術 ディジタル集積回路（ＩＣ）などのシステムでは一般に
そのＩＣに印加される電源電圧が所定の値以下に低下す
ると正常に動作しなくなる。このため、電源電圧が所定
の値より低下したとき、電源電圧の印加を停止させ、シ
ステムの動作を停止させるシステムリセット回路があ
る。
そのＩＣに印加される電源電圧が所定の値以下に低下す
ると正常に動作しなくなる。このため、電源電圧が所定
の値より低下したとき、電源電圧の印加を停止させ、シ
ステムの動作を停止させるシステムリセット回路があ
る。
このようなシステムリセット回路としては従来第５図に
示すような回路構成のものが用いられていた。
示すような回路構成のものが用いられていた。
第５図に示すようにコンパレータ２の非反転入力に定電
流源８及びツェナーダイオードＤｚにより定電圧を印加
し、反転入力には電源４の電圧Ｖｃｃを抵抗Ｒ１，Ｒ２
により分圧した分圧電圧を印加する。
流源８及びツェナーダイオードＤｚにより定電圧を印加
し、反転入力には電源４の電圧Ｖｃｃを抵抗Ｒ１，Ｒ２
により分圧した分圧電圧を印加する。
コンパレータ２はこれの２つの入力電圧を比較し、電源
４の電圧Ｖｃｃに応じた分圧電圧がツェナーダイオード
Ｄｚにより生成された定電圧より低下するとハイレベル
信号を出力する。このハイレベル信号は抵抗Ｒ３を介し
ｎｐｎトランジスタＱ１のベースに供給される。
４の電圧Ｖｃｃに応じた分圧電圧がツェナーダイオード
Ｄｚにより生成された定電圧より低下するとハイレベル
信号を出力する。このハイレベル信号は抵抗Ｒ３を介し
ｎｐｎトランジスタＱ１のベースに供給される。
ｎｐｎトランジスタＱ１はコンパレータ２の出力がハイ
レベルとなると、オンして、コンデンサＣＬの電荷を放
電する。また、電源４の電圧Ｖｃｃが急激に低下した場
合でも、コンデンサＣＬの電荷を放電できるようにダイ
オードＤ１が設けられていて、電源ラインを通して放電
できる構成としていた。
レベルとなると、オンして、コンデンサＣＬの電荷を放
電する。また、電源４の電圧Ｖｃｃが急激に低下した場
合でも、コンデンサＣＬの電荷を放電できるようにダイ
オードＤ１が設けられていて、電源ラインを通して放電
できる構成としていた。
また、遅延用コンデンサＣＬは電源電圧の立ち上がりを
遅延して、電源電圧が十分に立ち上がったときに電圧を
システムに印加するように設けられていた。
遅延して、電源電圧が十分に立ち上がったときに電圧を
システムに印加するように設けられていた。
発明が解決しようとする課題 しかるに、従来のシステムリセット回路はコンパレータ
２の出力信号により遅延用コンデンサＣＬの放電を行っ
ているため、電源電圧が急激に低下した場合にはコンパ
レータ２からは出力信号が一瞬しか出力されず遅延用コ
ンデンサＣＬの放電が十分に行なえなかったり、また、
電源電圧の急激な低下時に放電が行なえるようにダイオ
ードＤ１を電源ラインに接続すると、電源ラインのイン
ピーダンスが高い場合には放電が行なえなくなる等の問
題点があった。
２の出力信号により遅延用コンデンサＣＬの放電を行っ
ているため、電源電圧が急激に低下した場合にはコンパ
レータ２からは出力信号が一瞬しか出力されず遅延用コ
ンデンサＣＬの放電が十分に行なえなかったり、また、
電源電圧の急激な低下時に放電が行なえるようにダイオ
ードＤ１を電源ラインに接続すると、電源ラインのイン
ピーダンスが高い場合には放電が行なえなくなる等の問
題点があった。
本発明は上記の点に鑑みてなされたもので、電源電圧の
急激な低下時でも遅延用コンデンサの放電が行なえるシ
ステムリセット回路を提供することを目的とする。
急激な低下時でも遅延用コンデンサの放電が行なえるシ
ステムリセット回路を提供することを目的とする。
課題を解決するための手段 システムに電源電圧を印加する際に該電源電圧が十分に
立ち上がった後に該システムに該電源電圧を印加する遅
延用コンデンサを有し、該電源電圧の予め設定された所
定値との大小関係を検出回路により検出し、該電源電圧
が所定値以下となった際には該検出回路の検出信号に応
じて出力トランジスタをスイッチングさせ、該遅延用コ
ンデンサを放電させると共に該システムへの電圧印加を
停止するシステムリセット回路において、 前記検出回路の検出信号がベースに供給され、エミッタ
が前記出力トランジスタと前記遅延用コンデンサとの接
続点に接続された第１のトランジスタと、 前記第１のトランジスタのコレクタにベースが接続さ
れ、前記第１のトランジスタのベースにコレクタが接続
されエミッタが前記遅延用コンデンサの他端に接続され
た第２のトランジスタと、 前記第１のトランジスタのベースとエミッタとの間に接
続された抵抗とよりなり、前記検出信号に応じて起動
し、起動後は前記遅延用コンデンサの充電電圧により動
作して、前記遅延用コンデンサを放電する放電回路を具
備してなる。
立ち上がった後に該システムに該電源電圧を印加する遅
延用コンデンサを有し、該電源電圧の予め設定された所
定値との大小関係を検出回路により検出し、該電源電圧
が所定値以下となった際には該検出回路の検出信号に応
じて出力トランジスタをスイッチングさせ、該遅延用コ
ンデンサを放電させると共に該システムへの電圧印加を
停止するシステムリセット回路において、 前記検出回路の検出信号がベースに供給され、エミッタ
が前記出力トランジスタと前記遅延用コンデンサとの接
続点に接続された第１のトランジスタと、 前記第１のトランジスタのコレクタにベースが接続さ
れ、前記第１のトランジスタのベースにコレクタが接続
されエミッタが前記遅延用コンデンサの他端に接続され
た第２のトランジスタと、 前記第１のトランジスタのベースとエミッタとの間に接
続された抵抗とよりなり、前記検出信号に応じて起動
し、起動後は前記遅延用コンデンサの充電電圧により動
作して、前記遅延用コンデンサを放電する放電回路を具
備してなる。
作用 放電回路は検出回路により電源電圧が所定値より低下し
たことが検出されると起動し、遅延用コンデンサの放電
を開始する。放電回路は起動後は遅延用コンデンサの電
圧により動作が行なわれ、遅延用コンデンサの放電は電
源電圧が印加されなくとも持続する。
たことが検出されると起動し、遅延用コンデンサの放電
を開始する。放電回路は起動後は遅延用コンデンサの電
圧により動作が行なわれ、遅延用コンデンサの放電は電
源電圧が印加されなくとも持続する。
このため、電源電圧が急激に低下し出力トランジスタが
オフしても放電回路は確実に動作して、遅延用コンデン
サを完全に放電させることができる。また、第２のトラ
ンジスタのベースエミッタ間に抵抗を接続することによ
り、ノイズ及びリーク電流は抵抗に流れ、第２のトラン
ジスタをノイズ及びリーク電流により動作させてしまう
ことがなく、放電回路を確実に動作させることができ
る。
オフしても放電回路は確実に動作して、遅延用コンデン
サを完全に放電させることができる。また、第２のトラ
ンジスタのベースエミッタ間に抵抗を接続することによ
り、ノイズ及びリーク電流は抵抗に流れ、第２のトラン
ジスタをノイズ及びリーク電流により動作させてしまう
ことがなく、放電回路を確実に動作させることができ
る。
実施例 第１図は本発明の第１の実施例の回路構成図を示す。
電源４は定電圧源でシステムリセット回路１の入力端子
５に正極が接続され、接地された接地端子６に負極が接
続される。また、システムリセット回路１の入力端子５
と出力端子７との間には負荷抵抗ＲＬが接続され、出力
端子７と接地端子６との間には遅延用コンデンサＣＬが
接続されている。
５に正極が接続され、接地された接地端子６に負極が接
続される。また、システムリセット回路１の入力端子５
と出力端子７との間には負荷抵抗ＲＬが接続され、出力
端子７と接地端子６との間には遅延用コンデンサＣＬが
接続されている。
システムリセット回路１は入力端子５に印加される電圧
を分圧する抵抗Ｒ１，Ｒ２，基準電圧を生成する定電流
源８及びツェナーダイオードＤｚ，コンパレータ２（以
上が検出回路を構成している）、ベース抵抗Ｒ３，
Ｒ４，放電用ｎｐｎトランジスタＱ１放電回路９よりな
る。
を分圧する抵抗Ｒ１，Ｒ２，基準電圧を生成する定電流
源８及びツェナーダイオードＤｚ，コンパレータ２（以
上が検出回路を構成している）、ベース抵抗Ｒ３，
Ｒ４，放電用ｎｐｎトランジスタＱ１放電回路９よりな
る。
コンパレータ２の反転端子には分圧抵抗Ｒ１，Ｒ２によ
り分圧された分圧電圧が印加され、非反転端子には定電
流源８とツェナーダイオードＤｚにより生成された定電
圧Ｖｚが印加される。したがって、システムリセット回
路１の検出回路による検出電圧Ｖｓは Ｖｓ＝Ｖｚ（１＋Ｒ１／Ｒ２） で設定される。
り分圧された分圧電圧が印加され、非反転端子には定電
流源８とツェナーダイオードＤｚにより生成された定電
圧Ｖｚが印加される。したがって、システムリセット回
路１の検出回路による検出電圧Ｖｓは Ｖｓ＝Ｖｚ（１＋Ｒ１／Ｒ２） で設定される。
コンパレータ２の出力信号はベース抵抗Ｒ３を介してト
ランジスタＱ１のベースに供給されると共にベース抵抗
Ｒ４を介して放電回路９に供給される。トランジスタＱ
１のコレクタは出力端子７に接続され、エミッタは接地
端子６に接続されコンパレータ２からの出力信号がハイ
レベルとなると、コンデンサＣＬの電荷を放電する構成
とされている。
ランジスタＱ１のベースに供給されると共にベース抵抗
Ｒ４を介して放電回路９に供給される。トランジスタＱ
１のコレクタは出力端子７に接続され、エミッタは接地
端子６に接続されコンパレータ２からの出力信号がハイ
レベルとなると、コンデンサＣＬの電荷を放電する構成
とされている。
放電回路９はｐｎｐトランジスタＱ２，ｎｐｎトランジ
スタＱ３，抵抗Ｒ５よりなる。ｐｎｐトランジスタＱ２
のエミッタは出力端子７に接続され、コレクタはベース
抵抗Ｒ４に接続され、ベースはｎｐｎトランジスタＱ３
のコレクタに接続される。ｎｐｎトランジスタＱ３のエ
ミッタは接地端子に接続され、ベースはベース抵抗Ｒ４
に接続される。抵抗Ｒ５はベース抵抗Ｒ４と接地端子６
間に接続される。このため、放電回路９はサイリスタ的
に動作して、遅延用コンデンサＣＬの電荷を放電する構
成とされている。また、このとき、トランジスタＱ２，
Ｑ３の電流増幅率が高いと放電回路９の感度が高すぎて
誤動作する。このため、抵抗Ｒ５を設け、ノイズやリー
ク電流は抵抗Ｒ５に流すことにより放電回路９の感度を
低下させ、誤動作が生じない構成としている。
スタＱ３，抵抗Ｒ５よりなる。ｐｎｐトランジスタＱ２
のエミッタは出力端子７に接続され、コレクタはベース
抵抗Ｒ４に接続され、ベースはｎｐｎトランジスタＱ３
のコレクタに接続される。ｎｐｎトランジスタＱ３のエ
ミッタは接地端子に接続され、ベースはベース抵抗Ｒ４
に接続される。抵抗Ｒ５はベース抵抗Ｒ４と接地端子６
間に接続される。このため、放電回路９はサイリスタ的
に動作して、遅延用コンデンサＣＬの電荷を放電する構
成とされている。また、このとき、トランジスタＱ２，
Ｑ３の電流増幅率が高いと放電回路９の感度が高すぎて
誤動作する。このため、抵抗Ｒ５を設け、ノイズやリー
ク電流は抵抗Ｒ５に流すことにより放電回路９の感度を
低下させ、誤動作が生じない構成としている。
次に第２図と共に回路の動作について説明する。
電源電圧が第２図ａに示すように変動するものとして説
明する。まず、時刻ｔ１で電源電圧ａがＯよりＶｃｃま
で立ち上がる。このとき、遅延用コンデンサＣＬの働き
により出力電圧ｂは徐々にＶｃｃまで立ち上がる。次に
時刻ｔ２で電源電圧ａがスレッショルド電圧Ｖｓよりわ
ずかに（コンパレータ５が動作可能なレベルまで）低下
すると、コンパレータ２の出力信号ｃはハイレベルとな
りトランジスタＱ１をオンして、遅延用コンデンサＣＬ
の電荷を放電する。このとき、トランジスタＱ２，Ｑ３
もオンする。
明する。まず、時刻ｔ１で電源電圧ａがＯよりＶｃｃま
で立ち上がる。このとき、遅延用コンデンサＣＬの働き
により出力電圧ｂは徐々にＶｃｃまで立ち上がる。次に
時刻ｔ２で電源電圧ａがスレッショルド電圧Ｖｓよりわ
ずかに（コンパレータ５が動作可能なレベルまで）低下
すると、コンパレータ２の出力信号ｃはハイレベルとな
りトランジスタＱ１をオンして、遅延用コンデンサＣＬ
の電荷を放電する。このとき、トランジスタＱ２，Ｑ３
もオンする。
次に時刻ｔ４で電源電圧ａが再び急激にＶｃｃよりＯま
で低下するとコンパレータ２の出力信号ｃは一瞬ハイレ
ベルとなり、すぐにローレベルに落ちてしまう。これ
は、電源電圧ａの低下が急激であるため、コンパレータ
２が動作しなくなるためである。したがって、トランジ
スタＱ１は一瞬オンとなり、すぐにオフとなってしま
う。このため、遅延用コンデンサＣＬの電荷はトランジ
スタＱ１より放電されない。
で低下するとコンパレータ２の出力信号ｃは一瞬ハイレ
ベルとなり、すぐにローレベルに落ちてしまう。これ
は、電源電圧ａの低下が急激であるため、コンパレータ
２が動作しなくなるためである。したがって、トランジ
スタＱ１は一瞬オンとなり、すぐにオフとなってしま
う。このため、遅延用コンデンサＣＬの電荷はトランジ
スタＱ１より放電されない。
このとき、コンパレータ２の出力信号ｃは放電回路３に
も供給されている。放電回路９では、コンパレータ２の
出力信号ｃが一瞬ハイレベルになると、トランジスタＱ
３が一瞬オンになる。トランジスタＱ３が一瞬オンにな
ると、トランジスタＱ２のベース電位が接地されるた
め、トランジスタＱ２がオンになり遅延用コンデンサＣ
Ｌの電荷を抵抗Ｒ５を介して、放電する。
も供給されている。放電回路９では、コンパレータ２の
出力信号ｃが一瞬ハイレベルになると、トランジスタＱ
３が一瞬オンになる。トランジスタＱ３が一瞬オンにな
ると、トランジスタＱ２のベース電位が接地されるた
め、トランジスタＱ２がオンになり遅延用コンデンサＣ
Ｌの電荷を抵抗Ｒ５を介して、放電する。
放電が開始すると抵抗Ｒ５によりトランジスタＱ３のベ
ースに電圧が印加されるため、トランジスタＱ３はオン
状態を保持し、このためトランジスタＱ２もオンを保持
する。トランジスタＱ２，Ｑ３は遅延用コンデンサＣＬ
の電圧が十分に低下するまでオンを保持する。したがっ
て遅延用コンデンサＣＬの電荷は放電回路９を介して接
地に流れ、放電させることができる。
ースに電圧が印加されるため、トランジスタＱ３はオン
状態を保持し、このためトランジスタＱ２もオンを保持
する。トランジスタＱ２，Ｑ３は遅延用コンデンサＣＬ
の電圧が十分に低下するまでオンを保持する。したがっ
て遅延用コンデンサＣＬの電荷は放電回路９を介して接
地に流れ、放電させることができる。
このように、放電回路９は電源電圧ａが急激に低下し、
コンパレータ２が一瞬しか動作しない場合でも、コンパ
レータ２から出力される一瞬の出力信号ｃにより起動し
て、起動後は遅延用コンデンサＣＬの電圧により動作し
て、遅延用コンデンサＣＬの電荷を放電させる。
コンパレータ２が一瞬しか動作しない場合でも、コンパ
レータ２から出力される一瞬の出力信号ｃにより起動し
て、起動後は遅延用コンデンサＣＬの電圧により動作し
て、遅延用コンデンサＣＬの電荷を放電させる。
このため、第２図ｂの出力信号波形に破線で示すように
電荷を放電させることができなくなることはなくなり、
また、電源ラインに放電させる必要はないため、電源ラ
インのインピーダンスが高い場合にも放電が行なえる。
電荷を放電させることができなくなることはなくなり、
また、電源ラインに放電させる必要はないため、電源ラ
インのインピーダンスが高い場合にも放電が行なえる。
第３図は第２の実施例の回路構成図を示す。なお、第１
図の回路と同一構成部分には同一符号を付し、その説明
は省略する。本実施例はハイリセットの回路で、電源電
圧がスレッショルド電圧より上昇した場合に負荷抵抗Ｒ
Ｌへの電圧の印加を停止する。第３図に示すように第１
の実施例のトランジスタＱ１をｐｎｐトランジスタＱ４
にて構成し、第１の実施例の放電回路９のトランジスタ
Ｑ２をｎｐｎトランジスタＱ６，トランジスタＱ３をｐ
ｎｐトランジスタＱ５で構成し、電源４の極性を逆転し
た構成とし、さらに、コンパレータ２の入力端子を第１
の実施例とは逆に接続した構成としてなる。
図の回路と同一構成部分には同一符号を付し、その説明
は省略する。本実施例はハイリセットの回路で、電源電
圧がスレッショルド電圧より上昇した場合に負荷抵抗Ｒ
Ｌへの電圧の印加を停止する。第３図に示すように第１
の実施例のトランジスタＱ１をｐｎｐトランジスタＱ４
にて構成し、第１の実施例の放電回路９のトランジスタ
Ｑ２をｎｐｎトランジスタＱ６，トランジスタＱ３をｐ
ｎｐトランジスタＱ５で構成し、電源４の極性を逆転し
た構成とし、さらに、コンパレータ２の入力端子を第１
の実施例とは逆に接続した構成としてなる。
第４図は第３の実施例の回路構成図を示す。第１図と同
一構成部分には同一符号を付し、その説明は省略する。
一構成部分には同一符号を付し、その説明は省略する。
本実施例は出力電圧の立ち上がりを電源電圧が十分に立
ち上がった後に立ち上げるタイマー動作を付加したもの
で、遅延用コンデンサＣＬには定電流源１０を設け充電
する構成とし、コンデンサＣＬの電圧をコンパレータ１
１により定電流源８及びツェナーダイオードＤｚと比較
し、その大小に応じてハイ又はローレベル信号を出力し
て抵抗Ｒ７を介してトランジスタＱ７をスイッチング制
御して、負荷抵抗ＲＬへの電圧印加を制御している。
ち上がった後に立ち上げるタイマー動作を付加したもの
で、遅延用コンデンサＣＬには定電流源１０を設け充電
する構成とし、コンデンサＣＬの電圧をコンパレータ１
１により定電流源８及びツェナーダイオードＤｚと比較
し、その大小に応じてハイ又はローレベル信号を出力し
て抵抗Ｒ７を介してトランジスタＱ７をスイッチング制
御して、負荷抵抗ＲＬへの電圧印加を制御している。
発明の効果 上述の如く、本発明によれば、検出回路により電源電圧
が所定値以下になったことを検出すると、出力トランジ
スタがオンとなり、システムへの信号を供給すると共に
放電回路が起動し、遅延用コンデンサが放電を開始し、
起動後は遅延用コンデンサの電圧により放電を持続さ
せ、遅延用コンデンサの放電を行なうため、電源電圧が
急激に低下した場合に、出力トランジスタが一瞬しかオ
ンしなかった場合でも放電回路により遅延用コンデンサ
の放電を行なうことができ、また、電源ラインを通して
放電させる必要がないため、電源ラインのインピーダン
スが高い場合でも放電が可能となり、さらに、放電回路
を第１及び第２のトランジスタ、抵抗で構成することに
より確実で、安定した放電を行なうことができる等の特
長を有する。
が所定値以下になったことを検出すると、出力トランジ
スタがオンとなり、システムへの信号を供給すると共に
放電回路が起動し、遅延用コンデンサが放電を開始し、
起動後は遅延用コンデンサの電圧により放電を持続さ
せ、遅延用コンデンサの放電を行なうため、電源電圧が
急激に低下した場合に、出力トランジスタが一瞬しかオ
ンしなかった場合でも放電回路により遅延用コンデンサ
の放電を行なうことができ、また、電源ラインを通して
放電させる必要がないため、電源ラインのインピーダン
スが高い場合でも放電が可能となり、さらに、放電回路
を第１及び第２のトランジスタ、抵抗で構成することに
より確実で、安定した放電を行なうことができる等の特
長を有する。
第１図は本発明の第１の実施例の回路構成図、第２図は
本発明の一実施例及び従来の一例の動作を説明するため
の図、第３図は本発明の第２の実施例の回路構成図、第
４図は本発明の第３の実施例の回路構成図、第５図は従
来の一例の回路構成図である。 １…システムリセット回路、２…コンパレータ、３…放
電回路、４…電源。
本発明の一実施例及び従来の一例の動作を説明するため
の図、第３図は本発明の第２の実施例の回路構成図、第
４図は本発明の第３の実施例の回路構成図、第５図は従
来の一例の回路構成図である。 １…システムリセット回路、２…コンパレータ、３…放
電回路、４…電源。
Claims (1)
- 【請求項１】システムに電源電圧を印加する際に該電源
電圧が十分に立ち上がった後に該システムに該電源電圧
を印加する遅延用コンデンサを有し、該電源電圧の予め
設定された所定値との大小関係を検出回路により検出
し、該電源電圧が所定値以下となった際には該検出回路
の検出信号に応じて出力トランジスタをスイッチングさ
せ、該遅延用コンデンサを放電させると共に該システム
への電圧印加を停止するシステムリセット回路におい
て、 前記検出回路の検出信号がベースに供給され、エミッタ
が前記出力トランジスタと前記遅延用コンデンサとの接
続点に接続された第１のトランジスタと、 前記第１のトランジスタのコレクタにベースが接続さ
れ、前記第１のトランジスタのベースにコレクタが接続
されエミッタが前記遅延用コンデンサの他端に接続され
た第２のトランジスタと、 前記第２のトランジスタのベースとエミッタとの間に接
続された抵抗とよりなり、前記検出信号に応じて起動
し、起動後は前記遅延用コンデンサの充電電圧により動
作して、前記出力トランジスタオフ時でも前記遅延用コ
ンデンサを放電する放電回路を具備したことを特徴とす
るシステムリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339490A JPH0642767B2 (ja) | 1989-12-27 | 1989-12-27 | システムリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339490A JPH0642767B2 (ja) | 1989-12-27 | 1989-12-27 | システムリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198622A JPH03198622A (ja) | 1991-08-29 |
| JPH0642767B2 true JPH0642767B2 (ja) | 1994-06-01 |
Family
ID=18327962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339490A Expired - Lifetime JPH0642767B2 (ja) | 1989-12-27 | 1989-12-27 | システムリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642767B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283177A (ja) * | 2008-05-20 | 2009-12-03 | Hitachi Koki Co Ltd | 電池パックおよび電池パックを用いた電動工具 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3605905B2 (ja) * | 1995-10-23 | 2004-12-22 | ミツミ電機株式会社 | 遅延用コンデンサ耐圧チェック方法及び半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60156213A (ja) * | 1984-01-24 | 1985-08-16 | 松下電工株式会社 | 電源回路 |
-
1989
- 1989-12-27 JP JP1339490A patent/JPH0642767B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＳＣＲハンドブック編集委員会編『ＳＣＲハンドブック』（昭和４４−５−２０）２刷丸善株式会社発行Ｐ．１〜Ｐ．１２ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283177A (ja) * | 2008-05-20 | 2009-12-03 | Hitachi Koki Co Ltd | 電池パックおよび電池パックを用いた電動工具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03198622A (ja) | 1991-08-29 |
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