JPH07118640B2 - パワ−オン・リセツト回路 - Google Patents
パワ−オン・リセツト回路Info
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- JPH07118640B2 JPH07118640B2 JP61112470A JP11247086A JPH07118640B2 JP H07118640 B2 JPH07118640 B2 JP H07118640B2 JP 61112470 A JP61112470 A JP 61112470A JP 11247086 A JP11247086 A JP 11247086A JP H07118640 B2 JPH07118640 B2 JP H07118640B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回路の電源投入や切断時における誤
動作を防止するためのパワーオン・リセット回路に関す
る。
動作を防止するためのパワーオン・リセット回路に関す
る。
従来のパワーオン・リセット回路の一例を第５図に示
す。
す。
この回路は、電源Vccに抵抗R11とコンデンサC11の直列
回路を接続し、抵抗R11にはダイオードD21を並列接続し
た回路である。このコンデンサC11の充電電圧が端子１
から出力して、パワーオン・リセット信号Voとして、対
象となる集積回路素子２へ供給されるよう結線されてい
る。
回路を接続し、抵抗R11にはダイオードD21を並列接続し
た回路である。このコンデンサC11の充電電圧が端子１
から出力して、パワーオン・リセット信号Voとして、対
象となる集積回路素子２へ供給されるよう結線されてい
る。
集積回路素子２には、電源Vccの投入により、動作用の
電源が供給されている。この集積回路２は、リセット解
除電圧VB以上のパワーオン・リセット信号Voが与えられ
るまではリセットされた状態を保ち、リセット解除電圧
VB以上のパワーオン・リセット信号Voによって、リセッ
トが解除されて正常の動作を行う回路である。抵抗R11
は、集積回路素子２内に内蔵されていることもある。
電源が供給されている。この集積回路２は、リセット解
除電圧VB以上のパワーオン・リセット信号Voが与えられ
るまではリセットされた状態を保ち、リセット解除電圧
VB以上のパワーオン・リセット信号Voによって、リセッ
トが解除されて正常の動作を行う回路である。抵抗R11
は、集積回路素子２内に内蔵されていることもある。
このような回路に電源Vccが投入された後、抵抗R11を介
してコンデンサC11が充電され、コンデンサC11の充電電
圧がリセット解除電圧VBに達すると、集積回路素子２の
リセットが解除される。従って、第６図（ａ）に示すよ
うに、電源投入時の電圧Vccの上昇がステップ状である
ときは、同図（ｂ）に示すように、電源投入後、抵抗R
11とコンデンサC11の時定数によって定まる一定時間ｔ
後に、パワーオン・リセット信号Voが所定レベルのリセ
ット解除電圧VBを越えて、そのリセット解除をすること
ができる。
してコンデンサC11が充電され、コンデンサC11の充電電
圧がリセット解除電圧VBに達すると、集積回路素子２の
リセットが解除される。従って、第６図（ａ）に示すよ
うに、電源投入時の電圧Vccの上昇がステップ状である
ときは、同図（ｂ）に示すように、電源投入後、抵抗R
11とコンデンサC11の時定数によって定まる一定時間ｔ
後に、パワーオン・リセット信号Voが所定レベルのリセ
ット解除電圧VBを越えて、そのリセット解除をすること
ができる。
一方、集積回路素子２には、電源投入直後から所定の許
容動作電圧VA以上の電圧が供給されている。従って、集
積回路素子２は、許容動作電圧VAが印加されてから一定
時間ｔ後にリセット解除されることになる。また電源切
断のときは、コンデンサC11の電荷はダイオードD21を通
じてただちに放電されるので、集積回路素子２はただち
にリセットされる。
容動作電圧VA以上の電圧が供給されている。従って、集
積回路素子２は、許容動作電圧VAが印加されてから一定
時間ｔ後にリセット解除されることになる。また電源切
断のときは、コンデンサC11の電荷はダイオードD21を通
じてただちに放電されるので、集積回路素子２はただち
にリセットされる。
しかし、電圧Vccの電圧上昇および下降が、第７図
（ａ）に示すように傾斜をもっていたり、あるいは短時
間の瞬断が発生したような場合、次のような問題があ
る。
（ａ）に示すように傾斜をもっていたり、あるいは短時
間の瞬断が発生したような場合、次のような問題があ
る。
まず、電源投入時の電圧上昇に傾斜があると、パワーオ
ン・リセット信号Voは同図（ｂ）に示すように、電源Vc
cの電圧が許容動作電圧VAに達する以前にリセット解除
電圧VBに達してしまう。また、瞬断が発生すると、パワ
ーオン・リセット信号Voがリセット解除電圧VBを下回ら
ないことがある。これらの場合は、同図に示した期間Ｘ
あるいはＹの間、集積回路素子２が許容動作電圧VA以下
の電源電圧が供給された状態でリセット解除されている
ため、誤動作するおそれがある。電源切断の場合につい
ても同様である。すなわち、第５図に示した従来のパワ
ーオン・リセット回路は、これらの場合に、その目的を
果たすことができない欠点がある。
ン・リセット信号Voは同図（ｂ）に示すように、電源Vc
cの電圧が許容動作電圧VAに達する以前にリセット解除
電圧VBに達してしまう。また、瞬断が発生すると、パワ
ーオン・リセット信号Voがリセット解除電圧VBを下回ら
ないことがある。これらの場合は、同図に示した期間Ｘ
あるいはＹの間、集積回路素子２が許容動作電圧VA以下
の電源電圧が供給された状態でリセット解除されている
ため、誤動作するおそれがある。電源切断の場合につい
ても同様である。すなわち、第５図に示した従来のパワ
ーオン・リセット回路は、これらの場合に、その目的を
果たすことができない欠点がある。
本発明の目的は、上述の従来の欠点を解決し、電源電圧
が、集積回路の許容動作電圧に達した時点から一定時間
後に、リセットを解除することができ、電源電圧が、許
容動作電圧より下がった時は、ただちにリセットするこ
とができると共に、電源電圧が短時間の瞬断で復帰した
場合でも、確実に再び一定時間のリセットをすることが
できるパワーオン・リセット回路を提供することにあ
る。
が、集積回路の許容動作電圧に達した時点から一定時間
後に、リセットを解除することができ、電源電圧が、許
容動作電圧より下がった時は、ただちにリセットするこ
とができると共に、電源電圧が短時間の瞬断で復帰した
場合でも、確実に再び一定時間のリセットをすることが
できるパワーオン・リセット回路を提供することにあ
る。
本発明のパワーオン・リセット回路は、次の〜の回
路から構成されたことを特徴とするものである。
路から構成されたことを特徴とするものである。
第１の定電圧ダイオードD1と抵抗R2とを直列接続して
その一端を電源に接続した定電圧回路と、この定電圧回
路の他端をベースに接続し、エミッタをアースに接続し
たNPNトランジスタQ4とから成る第１のスイッチング回
路。
その一端を電源に接続した定電圧回路と、この定電圧回
路の他端をベースに接続し、エミッタをアースに接続し
たNPNトランジスタQ4とから成る第１のスイッチング回
路。
一端を電源に接続した第１のコンデンサC1と、この第
１のコンデンサC1の他端と上記NPNトランジスタQ4のコ
レクタの間に挿入された抵抗R3とから成り上記第１のス
イッチング回路により充電動作を制御される第１の充電
回路。
１のコンデンサC1の他端と上記NPNトランジスタQ4のコ
レクタの間に挿入された抵抗R3とから成り上記第１のス
イッチング回路により充電動作を制御される第１の充電
回路。
上記第１の充電回路によりスイッチング用の電流を供
給される第１のPNPトランジスタQ1と、カソードをこのP
NPトランジスタQ1のベースに接続しアノードを上記第１
のコンデンサC1の他端に接続した第２の定電圧ダイオー
ドD2とから成る第２のスイッチング回路。
給される第１のPNPトランジスタQ1と、カソードをこのP
NPトランジスタQ1のベースに接続しアノードを上記第１
のコンデンサC1の他端に接続した第２の定電圧ダイオー
ドD2とから成る第２のスイッチング回路。
一端が上記第１のPNPトランジスタQ1のコレクタに接
続され他端がアースに接続された抵抗R1と、その第１の
PNPトランジスタQ1のコレクタに接続された出力端子１
とを有する出力回路。
続され他端がアースに接続された抵抗R1と、その第１の
PNPトランジスタQ1のコレクタに接続された出力端子１
とを有する出力回路。
一端を電源に接続した第２のコンデンサC2と、アノー
ドをこの第２のコンデンサC2の他端に接続したダイオー
ドD3と、一端をこのダイオードD3のカソードに接続し、
他端をアースに接続した抵抗R4から成る第２の充電回
路。
ドをこの第２のコンデンサC2の他端に接続したダイオー
ドD3と、一端をこのダイオードD3のカソードに接続し、
他端をアースに接続した抵抗R4から成る第２の充電回
路。
エミッタを電源に接続した第２のPNPトランジスタQ2
と、一端をこの第２のPNPトランジスタQ2のコレクタに
接続し、他端を上記第１のコンデンサC1の他端に接続し
た抵抗R5とから成る上記第１のコンデンサC1用の放電回
路。
と、一端をこの第２のPNPトランジスタQ2のコレクタに
接続し、他端を上記第１のコンデンサC1の他端に接続し
た抵抗R5とから成る上記第１のコンデンサC1用の放電回
路。
エミッタを電源に接続しコレクタを上記第２のPNPト
ランジスタQ2のベースに接続した第３のPNPトランジス
タQ3と、一端をこの第３のPNPトランジスタQ3のベース
に接続し、他端を上記NPNトランジスタQ4のコレクタに
接続した抵抗R7と、一端を上記第３のPNPトランジスタQ
3のコレクタに接続し他端を上記ダイオードD3のアノー
ドに接続した抵抗R6とから成るカットオフ回路。
ランジスタQ2のベースに接続した第３のPNPトランジス
タQ3と、一端をこの第３のPNPトランジスタQ3のベース
に接続し、他端を上記NPNトランジスタQ4のコレクタに
接続した抵抗R7と、一端を上記第３のPNPトランジスタQ
3のコレクタに接続し他端を上記ダイオードD3のアノー
ドに接続した抵抗R6とから成るカットオフ回路。
第１図は、本発明の一実施例を示す回路図である。
この回路には、まず第１の、コンデンサC1と、抵抗R3と
を直列接続した充電回路が設けられている。そして電源
Vccとアース間に、この充電回路とNPNトランジスタQ4の
コレクタ・エミッタの直列接続回路を接続する。トラン
ジスタQ4のベースは、抵抗R2および第１の定電圧ダイオ
ードD1から成る定電圧回路を通じて電源Vccに接続され
ている。
を直列接続した充電回路が設けられている。そして電源
Vccとアース間に、この充電回路とNPNトランジスタQ4の
コレクタ・エミッタの直列接続回路を接続する。トラン
ジスタQ4のベースは、抵抗R2および第１の定電圧ダイオ
ードD1から成る定電圧回路を通じて電源Vccに接続され
ている。
第１の定電圧ダイオードD1のツェナー電圧VZ1と、トラ
ンジスタQ4のベース・エミッタ間電圧VBE4との和は、第
５図と第６図で説明した集積回路素子の許容動作電圧VA
に等しくなるように設定される。従って、トランジスタ
Q4は、電源Vccの電圧が一定の許容動作電圧VA以上にな
ったとき、ON状態となる。本実施例では、トランジスタ
Q4、抵抗R2、定電圧ダイオードD1で第１のスイッチング
回路Ｉを構成する。
ンジスタQ4のベース・エミッタ間電圧VBE4との和は、第
５図と第６図で説明した集積回路素子の許容動作電圧VA
に等しくなるように設定される。従って、トランジスタ
Q4は、電源Vccの電圧が一定の許容動作電圧VA以上にな
ったとき、ON状態となる。本実施例では、トランジスタ
Q4、抵抗R2、定電圧ダイオードD1で第１のスイッチング
回路Ｉを構成する。
また、電源Vccには、さらに、第１のPNPトランジスタQ1
のエミッタを接続し、このトランジスタQ1のベースは、
第２の定電圧ダイオードD2を介して第１のコンデンサC1
と抵抗R3との接続点に接続されている。そして、トラン
ジスタQ1のコレクタを、出力抵抗R1を介してアースに接
続する。両者の接続部には出力端子１が接続されてい
る。
のエミッタを接続し、このトランジスタQ1のベースは、
第２の定電圧ダイオードD2を介して第１のコンデンサC1
と抵抗R3との接続点に接続されている。そして、トラン
ジスタQ1のコレクタを、出力抵抗R1を介してアースに接
続する。両者の接続部には出力端子１が接続されてい
る。
上記トランジスタQ1と第２の定電圧ダイオードD2とは、
本実施例では、第２のスイッチング回路IIを構成する。
このトランジスタQ1は、コンデンサC1の充電電圧Vc1が
第２の定電圧ダイオードD2のツェナー電圧VZ2と、トラ
ンジスタQ1のベース・エミッタ間電圧VBE1の和になるま
では、OFF状態であり、上記電圧以上でON状態となる。
本実施例では、第２のスイッチング回路IIを構成する。
このトランジスタQ1は、コンデンサC1の充電電圧Vc1が
第２の定電圧ダイオードD2のツェナー電圧VZ2と、トラ
ンジスタQ1のベース・エミッタ間電圧VBE1の和になるま
では、OFF状態であり、上記電圧以上でON状態となる。
また第２のスイッチング回路IIと、出力抵抗R1が直列接
続されており、その出力抵抗R1の一端から端子１を通し
てパワーオン・リセット信号Voが出力される。これらに
よって出力回路が構成される。このパワーオン・リセッ
ト信号Voは、第２のスイッチング回路IIがON状態の時に
ハイ・レベルとなる。
続されており、その出力抵抗R1の一端から端子１を通し
てパワーオン・リセット信号Voが出力される。これらに
よって出力回路が構成される。このパワーオン・リセッ
ト信号Voは、第２のスイッチング回路IIがON状態の時に
ハイ・レベルとなる。
さらに、電源Vccとアース間に、第２のコンデンサC2と
ダイオードD3と、抵抗R4を接続して、第２の充電回路を
構成する。この回路は、コンデンサC1の電荷放電のた
め、電源Vccのない状態で、第２のPNPトランジスタQ2を
ONさせる目的をもったタンク回路である。ダイオードD3
は、電源Vccの電圧が下がった時、コンデンサC2の電荷
が抵抗R4を通して放電するのを防止する極性とされてい
る。
ダイオードD3と、抵抗R4を接続して、第２の充電回路を
構成する。この回路は、コンデンサC1の電荷放電のた
め、電源Vccのない状態で、第２のPNPトランジスタQ2を
ONさせる目的をもったタンク回路である。ダイオードD3
は、電源Vccの電圧が下がった時、コンデンサC2の電荷
が抵抗R4を通して放電するのを防止する極性とされてい
る。
ここで第２のPNPトランジスタQ2は、コンデンサC1の放
電のためのもので、エミッタが電源Vccに接続され、コ
レクタが抵抗R5を通して第１のコンデンサC1と抵抗R3の
間に接続されて放電回路を構成している。一方、リセッ
ト解除状態で、この放電回路をカットオフするため、第
３のPNPトランジスタQ3を設けている。この第３のPNPト
ランジスタQ3の、コレクタおよびエミッタは、それぞれ
トランジスタQ2のベースおよびエミッタに接続し、その
コレクタを抵抗R6をダイオードD3のアノードに接続する
一方、ベースを抵抗R7を通してトランジスタQ4のコレク
タに接続して、カットオフ回路を構成している。この回
路は、トランジスタQ3をトランジスタQ4と同期してONさ
せて、トランジスタQ2をOFFさせることができる回路で
ある。
電のためのもので、エミッタが電源Vccに接続され、コ
レクタが抵抗R5を通して第１のコンデンサC1と抵抗R3の
間に接続されて放電回路を構成している。一方、リセッ
ト解除状態で、この放電回路をカットオフするため、第
３のPNPトランジスタQ3を設けている。この第３のPNPト
ランジスタQ3の、コレクタおよびエミッタは、それぞれ
トランジスタQ2のベースおよびエミッタに接続し、その
コレクタを抵抗R6をダイオードD3のアノードに接続する
一方、ベースを抵抗R7を通してトランジスタQ4のコレク
タに接続して、カットオフ回路を構成している。この回
路は、トランジスタQ3をトランジスタQ4と同期してONさ
せて、トランジスタQ2をOFFさせることができる回路で
ある。
次に、本実施例の動作について第１図および第２図を参
照して説明する。
照して説明する。
第２図（ａ）は、電源Vccの電圧、同図（ｂ）は第１の
コンデンサC1の充電電圧Vc1、同図（ｃ）は第２のコン
デンサC2の充電電圧Vc2、同図（ｄ）は、端子１から出
力されるパワーオン・リセット信号Vo、同図（ｅ）はト
ランジスタQ1〜Q4の動作状態を示すタイムチャートであ
る。
コンデンサC1の充電電圧Vc1、同図（ｃ）は第２のコン
デンサC2の充電電圧Vc2、同図（ｄ）は、端子１から出
力されるパワーオン・リセット信号Vo、同図（ｅ）はト
ランジスタQ1〜Q4の動作状態を示すタイムチャートであ
る。
まず、電源投入により電源Vccの電圧が第２図（ａ）に
示すように上昇する。この電圧が一定の許容動作電圧VA
に達するまでの間は、トランジスタQ4はOFF、従ってト
ランジスタQ3もOFFしている。この間コンデンサC2は、
第２図（ｃ）に示すように、電源Vccの電圧上昇と共に
時定数τ３＝C2・（R4＆R6）で充電され、Vc2がトラン
ジスタQ2のベース・エミッタ間電圧VBE2を越えると、ト
ランジスタQ2がコンデンサC1の電荷を放電する向きにON
する。なお、（R4＆R6）は、抵抗R4とR6の並列回路の合
成抵抗を示す。
示すように上昇する。この電圧が一定の許容動作電圧VA
に達するまでの間は、トランジスタQ4はOFF、従ってト
ランジスタQ3もOFFしている。この間コンデンサC2は、
第２図（ｃ）に示すように、電源Vccの電圧上昇と共に
時定数τ３＝C2・（R4＆R6）で充電され、Vc2がトラン
ジスタQ2のベース・エミッタ間電圧VBE2を越えると、ト
ランジスタQ2がコンデンサC1の電荷を放電する向きにON
する。なお、（R4＆R6）は、抵抗R4とR6の並列回路の合
成抵抗を示す。
一方、電源Vccが、許容動作電圧VAに達すると、第１の
定電圧ダイオードD1が導通し、トランジスタQ4がONす
る。すなわち第１のスイッチング回路ＩがONする。それ
に伴って、トランジスタQ3もONする。このとき、トラン
ジスタQ2のエミッタ・ベース間が短絡されるから、トラ
ンジスタQ2がOFFすると共に、コンデンサC1に時定数τ
１＝C1R3で充電が開始され、コンデンサC1の充電電圧Vc
1は、第２図（ｂ）に示すように上昇する。
定電圧ダイオードD1が導通し、トランジスタQ4がONす
る。すなわち第１のスイッチング回路ＩがONする。それ
に伴って、トランジスタQ3もONする。このとき、トラン
ジスタQ2のエミッタ・ベース間が短絡されるから、トラ
ンジスタQ2がOFFすると共に、コンデンサC1に時定数τ
１＝C1R3で充電が開始され、コンデンサC1の充電電圧Vc
1は、第２図（ｂ）に示すように上昇する。
この電圧が、第２の定電圧ダイオードD2のツェナー電圧
VZ2とトランジスタQ1のベース・エミッタ間電圧VBE1の
和に達すると、第２の定電圧ダイオードD2が導通する。
これによって、抵抗R3を通してトランジスタQ1のベース
電流が流れ、トランジスタQ1すなわち第２のスイッチン
グ回路IIがONする。こうして、電源Vccが出力抵抗R1に
印加され、端子１から第２図（ｄ）に示すようなハイ・
レベルのパワーオン・リセット信号Voが出力される。
VZ2とトランジスタQ1のベース・エミッタ間電圧VBE1の
和に達すると、第２の定電圧ダイオードD2が導通する。
これによって、抵抗R3を通してトランジスタQ1のベース
電流が流れ、トランジスタQ1すなわち第２のスイッチン
グ回路IIがONする。こうして、電源Vccが出力抵抗R1に
印加され、端子１から第２図（ｄ）に示すようなハイ・
レベルのパワーオン・リセット信号Voが出力される。
コンデンサC1の電圧が第２のスイッチング回路IIをONさ
せるまでの遅れ時間ｔは、電源Vccの電圧上昇速度にも
よるが、ほぼコンデンサC1の容量および抵抗R3の抵抗
値、並びに第２の定電圧ダイオードD2のツェナー電圧V
Z2等によって定まる。そしてこの遅れ時間ｔは、電源Vc
cがステップ状に印加された時が最小である。従ってこ
の遅れ時間toが所定値になるよう各回路定数を設定すれ
ば、必ずto以上の遅延時間を得ることができる。
せるまでの遅れ時間ｔは、電源Vccの電圧上昇速度にも
よるが、ほぼコンデンサC1の容量および抵抗R3の抵抗
値、並びに第２の定電圧ダイオードD2のツェナー電圧V
Z2等によって定まる。そしてこの遅れ時間ｔは、電源Vc
cがステップ状に印加された時が最小である。従ってこ
の遅れ時間toが所定値になるよう各回路定数を設定すれ
ば、必ずto以上の遅延時間を得ることができる。
すなわち、このような回路を第５図に示したような集積
回路素子の電源入力端子に接続すれば、許容動作電圧VA
以上の電圧が入力端子に供給され初めた後も、一定の遅
延時間toの間は確実にリセットされ続け、誤動作を生じ
るおそれがない。
回路素子の電源入力端子に接続すれば、許容動作電圧VA
以上の電圧が入力端子に供給され初めた後も、一定の遅
延時間toの間は確実にリセットされ続け、誤動作を生じ
るおそれがない。
次に瞬断が発生して第２図（ａ）に示すように電源Vcc
が許容動作電圧VAを下回った後、すぐに回復して再びVA
以上となった場合の動作を説明する。
が許容動作電圧VAを下回った後、すぐに回復して再びVA
以上となった場合の動作を説明する。
電源Vccが許容動作電圧VAより下がると、トランジスタQ
4がOFFし、従ってトランジスタQ3もOFFするため、コン
デンサC2の電荷はトランジスタQ2のベースを通して時定
数τ４＝C2R6で放電を開始する。この時点でトランジス
タQ2がONするから、コンデンサC1の電荷を時定数τ２＝
C1R5で放電すると共に、トランジスタQ1をOFFさせる。
従って、パワーオン・リセット信号Voは第２図（ｄ）に
示すようにただちにロウ・レベルとなって集積回路素子
（図示されない）をリセットさせる。ここで、短い瞬断
でもコンデンサC1の電荷が完全に放電しきるようにτ２
はなるべく小さく選定する。さらにコンデンサC1の放電
期間中トランジスタQ2が確実にONしつづけるようにτ４
＞＞τ２となるように回路定数を選ぶ。
4がOFFし、従ってトランジスタQ3もOFFするため、コン
デンサC2の電荷はトランジスタQ2のベースを通して時定
数τ４＝C2R6で放電を開始する。この時点でトランジス
タQ2がONするから、コンデンサC1の電荷を時定数τ２＝
C1R5で放電すると共に、トランジスタQ1をOFFさせる。
従って、パワーオン・リセット信号Voは第２図（ｄ）に
示すようにただちにロウ・レベルとなって集積回路素子
（図示されない）をリセットさせる。ここで、短い瞬断
でもコンデンサC1の電荷が完全に放電しきるようにτ２
はなるべく小さく選定する。さらにコンデンサC1の放電
期間中トランジスタQ2が確実にONしつづけるようにτ４
＞＞τ２となるように回路定数を選ぶ。
短時間の瞬断が回復して電源Vccが再び許容動作電圧VA
を越えると、トランジスタQ4がONする。以下先に説明し
た電源投入時と同様の動作が行われ、所定の遅延時間ｔ
後にリセットが解除され、集積回路素子（図示されな
い）の誤動作は完全に防止される。なお、電源切断時は
瞬断発生時と同様の動作が行われ、電源Vccが許容動作
電圧VAを下回った時点でリセットがかかった後、コンデ
ンサC2の電荷は抵抗R6を通して完全に放電され初期状態
にもどる。
を越えると、トランジスタQ4がONする。以下先に説明し
た電源投入時と同様の動作が行われ、所定の遅延時間ｔ
後にリセットが解除され、集積回路素子（図示されな
い）の誤動作は完全に防止される。なお、電源切断時は
瞬断発生時と同様の動作が行われ、電源Vccが許容動作
電圧VAを下回った時点でリセットがかかった後、コンデ
ンサC2の電荷は抵抗R6を通して完全に放電され初期状態
にもどる。
第３図は、上記実施例の変形例であり、第１図のトラン
ジスタQ1、Q3、Q4のベース・エミッタ間に、それぞれ抵
抗R8、R9、R10を接続した回路である。
ジスタQ1、Q3、Q4のベース・エミッタ間に、それぞれ抵
抗R8、R9、R10を接続した回路である。
この回路の場合は、第１の定電圧ダイオードD1、第２の
定電圧ダイオードD2、またはトランジスタQ4のもれ電流
によって、トランジスタQ1、Q3、Q4がONすることを防止
し、スイッチング動作がより確実になされる利点があ
る。
定電圧ダイオードD2、またはトランジスタQ4のもれ電流
によって、トランジスタQ1、Q3、Q4がONすることを防止
し、スイッチング動作がより確実になされる利点があ
る。
第４図は、本発明の別の実施例を示す回路図である。
この回路は、第３図の回路のトランジスタQ1と抵抗R1に
直列に、抵抗R0を挿入した回路である。この場合、リセ
ット解除後の端子１のレベルが、集積回路素子（図示さ
れない）のリセット解除電圧レベルを保証するレベルと
なるように抵抗R3を選ぶことにより、リセット解除後の
トランジスタQ1の消費電力を小とすることができる。
直列に、抵抗R0を挿入した回路である。この場合、リセ
ット解除後の端子１のレベルが、集積回路素子（図示さ
れない）のリセット解除電圧レベルを保証するレベルと
なるように抵抗R3を選ぶことにより、リセット解除後の
トランジスタQ1の消費電力を小とすることができる。
以上のように本発明においては、電源が許容動作電圧以
上でONする第１のスイッチング回路によって、コンデン
サと抵抗を直列接続した充電回路の動作をスタートさ
せ、上記コンデンサが一定電圧以上に充電された時、第
２のスイッチング回路をONさせるようにし、上記第２の
スイッチング回路および出力抵抗の直列接続回路を電源
・アース間に接続して出力回路を構成し、さらに電源が
許容動作電圧を下回った時、充電された上記コンデンサ
の電荷を急速に引く放電回路を動作させる構成としたの
で、電源投入時には、電源が許容動作電圧に達した後、
一定時間以上のリセット継続を確実に行うことができ
る。また、電源切断時には、許容動作電圧まで下降した
時ただちにリセットすることができる。さらに、短い瞬
断からの回復時も、一定時間以上リセットしつづけるこ
とができる。
上でONする第１のスイッチング回路によって、コンデン
サと抵抗を直列接続した充電回路の動作をスタートさ
せ、上記コンデンサが一定電圧以上に充電された時、第
２のスイッチング回路をONさせるようにし、上記第２の
スイッチング回路および出力抵抗の直列接続回路を電源
・アース間に接続して出力回路を構成し、さらに電源が
許容動作電圧を下回った時、充電された上記コンデンサ
の電荷を急速に引く放電回路を動作させる構成としたの
で、電源投入時には、電源が許容動作電圧に達した後、
一定時間以上のリセット継続を確実に行うことができ
る。また、電源切断時には、許容動作電圧まで下降した
時ただちにリセットすることができる。さらに、短い瞬
断からの回復時も、一定時間以上リセットしつづけるこ
とができる。
第１図は本発明のパワーオン・リセット回路の実施例を
示す回路図、第２図はこの実施例の各部の電圧波形と動
作等を示すタイム・チャート、第３図はその変形例を示
す回路図、第４図は本発明の別の実施例を示す回路図、
第５図は従来のパワーオン・リセット回路の構成を示す
回路図、第６図と第７図はその動作を示すタイム・チャ
ートである。 １……出力端子、 ２……集積回路素子、 C1、C2……コンデンサ、 D1……第１の定電圧ダイオード、 D2……第２の定電圧ダイオード、 D3……ダイオード、 Q1……NPNトランジスタ、 Q2……PNPトランジスタ、 Q3……第２のPNPトランジスタ、 Q4……第３のPNPトランジスタ、 R1〜R11……抵抗、 VA……許容動作電圧、 VB……リセット解除電圧、 Vcc……電源、 Vc1、Vc2……コンデンサの充電電圧、 Vo……パワーオン・リセット信号、 VZ1、VZ2……第１および第２の定電圧ダイオードのツェ
ナー電圧、 VBE1、VBE2、VBE4……トランジスタのベース・エミッタ
間電圧。
示す回路図、第２図はこの実施例の各部の電圧波形と動
作等を示すタイム・チャート、第３図はその変形例を示
す回路図、第４図は本発明の別の実施例を示す回路図、
第５図は従来のパワーオン・リセット回路の構成を示す
回路図、第６図と第７図はその動作を示すタイム・チャ
ートである。 １……出力端子、 ２……集積回路素子、 C1、C2……コンデンサ、 D1……第１の定電圧ダイオード、 D2……第２の定電圧ダイオード、 D3……ダイオード、 Q1……NPNトランジスタ、 Q2……PNPトランジスタ、 Q3……第２のPNPトランジスタ、 Q4……第３のPNPトランジスタ、 R1〜R11……抵抗、 VA……許容動作電圧、 VB……リセット解除電圧、 Vcc……電源、 Vc1、Vc2……コンデンサの充電電圧、 Vo……パワーオン・リセット信号、 VZ1、VZ2……第１および第２の定電圧ダイオードのツェ
ナー電圧、 VBE1、VBE2、VBE4……トランジスタのベース・エミッタ
間電圧。
Claims (1)
- 【請求項１】次の〜の回路から構成されたことを特
徴とするパワーオン・リセット回路。 第１の定電圧ダイオードD1と抵抗R2とを直列接続して
その一端を電源に接続した定電圧回路と、この定電圧回
路の他端をベースに接続し、エミッタをアースに接続し
たNPNトランジスタQ4とから成る第１のスイッチング回
路。 一端を電源に接続した第１のコンデンサC1と、この第
１のコンデンサC1の他端と前記NPNトランジスタQ4のコ
レクタの間に挿入された抵抗R3とから成り前記第１のス
イッチング回路により充電動作を制御される第１の充電
回路。 前記第１の充電回路によりスイッチング用の電流を供
給される第１のPNPトランジスタQ1と、カソードをこのP
NPトランジスタQ1のベースに接続しアノードを前記第１
のコンデンサC1の他端に接続した第２の定電圧ダイオー
ドD2とから成る第２のスイッチング回路。 一端が前記第１のPNPトランジスタQ1のコレクタに接
続され他端がアースに接続された抵抗R1と、その第１の
PNPトランジスタQ1のコレクタに接続された出力端子１
とを有する出力回路。 一端を電源に接続した第２のコンデンサC2と、アノー
ドをこの第２のコンデンサC2の他端に接続したダイオー
ドD3と、一端をこのダイオードD3のカソードに接続し、
他端をアースに接続した抵抗R4から成る第２の充電回
路。 エミッタを電源に接続した第２のPNPトランジスタQ2
と、一端をこの第２のPNPトランジスタQ2のコレクタに
接続し、他端を前記第１のコンデンサC1の他端に接続し
た抵抗R5とから成る前記第１のコンデンサC1用の放電回
路。 エミッタを電源に接続しコレクタを前記第２のPNPト
ランジスタQ2のベースに接続した第３のPNPトランジス
タQ3と、一端をこの第３のPNPトランジスタQ3のベース
に接続し、他端を前記NPNトランジスタQ4のコレクタに
接続した抵抗R7と、一端を前記第３のPNPトランジスタQ
3のコレクタに接続し他端を前記ダイオードD3のアノー
ドに接続した抵抗R6とから成るカットオフ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112470A JPH07118640B2 (ja) | 1986-05-19 | 1986-05-19 | パワ−オン・リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112470A JPH07118640B2 (ja) | 1986-05-19 | 1986-05-19 | パワ−オン・リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269414A JPS62269414A (ja) | 1987-11-21 |
| JPH07118640B2 true JPH07118640B2 (ja) | 1995-12-18 |
Family
ID=14587441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112470A Expired - Lifetime JPH07118640B2 (ja) | 1986-05-19 | 1986-05-19 | パワ−オン・リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118640B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6085342A (en) * | 1997-05-06 | 2000-07-04 | Telefonaktiebolaget L M Ericsson (Publ) | Electronic system having a chip integrated power-on reset circuit with glitch sensor |
-
1986
- 1986-05-19 JP JP61112470A patent/JPH07118640B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62269414A (ja) | 1987-11-21 |
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