JPS6256687B2 - - Google Patents
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- JPS6256687B2 JPS6256687B2 JP54035405A JP3540579A JPS6256687B2 JP S6256687 B2 JPS6256687 B2 JP S6256687B2 JP 54035405 A JP54035405 A JP 54035405A JP 3540579 A JP3540579 A JP 3540579A JP S6256687 B2 JPS6256687 B2 JP S6256687B2
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- 239000003990 capacitor Substances 0.000 claims description 27
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000001419 dependent effect Effects 0.000 claims 1
- 230000001052 transient effect Effects 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は差動増幅器を構成する第１トランジス
タおよび第２トランジスタを具え、この第１トラ
ンジスタのベースには入力パルスを供給し、第１
および第２トランジスタのエミツタを相互接続
し、この相互接続エミツタには安定化し得且つベ
ースに供給される電流により駆動される第３トラ
ンジスタから給電を行つて定常状態では第３トラ
ンジスタによりほぼ一定の電流を供給し得るよう
にし、更に第３トランジスタにはコンデンサを適
当に接続して入力パルスの一方の縁部により生ず
る過渡状態中前記相互接続エミツタには電流を供
給し得ないようにして一方の縁部が入力パルスの
対応する縁部に対し遅延する出力パルスを発生す
る回路配置に関するものである。
タおよび第２トランジスタを具え、この第１トラ
ンジスタのベースには入力パルスを供給し、第１
および第２トランジスタのエミツタを相互接続
し、この相互接続エミツタには安定化し得且つベ
ースに供給される電流により駆動される第３トラ
ンジスタから給電を行つて定常状態では第３トラ
ンジスタによりほぼ一定の電流を供給し得るよう
にし、更に第３トランジスタにはコンデンサを適
当に接続して入力パルスの一方の縁部により生ず
る過渡状態中前記相互接続エミツタには電流を供
給し得ないようにして一方の縁部が入力パルスの
対応する縁部に対し遅延する出力パルスを発生す
る回路配置に関するものである。
この形式の既知の回路ではコンデンサを相互接
続エミツタと大地との間に、即ち電流源として働
らく第３のトランジスタと並列に挿入することに
より遅延を得るようにしている。この既知の回路
では差動増幅器のそれ迄導通状態にあつた方のト
ランジスタが入力パルスの一方の縁部でターンオ
フし、それにより相互接続エミツタの電圧が他方
のトランジスタをターンオンするように一層大き
な値又は一層小さな値に変化しようとする際、こ
の変化がコンデンサの電荷が変化するのにいくら
か時間を必要とするため出力パルスの対応する縁
部が遅延させられるのである。そしてこのコンデ
ンサの電荷の変化は第３のトランジスタから供給
される電流によつてなされるのであり、或る特定
の遅延時間を得るにはコンデンサの両端の電圧が
或る特定量だけ変化しなければならず、このコン
デンサの容量は供給電流の値に応じて決めるよう
にする必要がある。
続エミツタと大地との間に、即ち電流源として働
らく第３のトランジスタと並列に挿入することに
より遅延を得るようにしている。この既知の回路
では差動増幅器のそれ迄導通状態にあつた方のト
ランジスタが入力パルスの一方の縁部でターンオ
フし、それにより相互接続エミツタの電圧が他方
のトランジスタをターンオンするように一層大き
な値又は一層小さな値に変化しようとする際、こ
の変化がコンデンサの電荷が変化するのにいくら
か時間を必要とするため出力パルスの対応する縁
部が遅延させられるのである。そしてこのコンデ
ンサの電荷の変化は第３のトランジスタから供給
される電流によつてなされるのであり、或る特定
の遅延時間を得るにはコンデンサの両端の電圧が
或る特定量だけ変化しなければならず、このコン
デンサの容量は供給電流の値に応じて決めるよう
にする必要がある。
本発明の目的は容量が充分に小さなコンデンサ
を使用でき、従つて回路の集積化が簡単な回路配
置を提供するにある。
を使用でき、従つて回路の集積化が簡単な回路配
置を提供するにある。
この目的を達成するため本発明によれば前記第
１と第２のトランジスタのエミツタに第３のトラ
ンジスタのコレクタを接続し且つこの第３のトラ
ンジスタのベースとコレクタとの間にコンデンサ
を挿入し、このコンデンサの大きさを適宜定めて
この電荷の変化により生ずる前記遅延の遅延時間
が第３のトランジスタの駆動電流に依存するよう
にしたことを特徴とする。
１と第２のトランジスタのエミツタに第３のトラ
ンジスタのコレクタを接続し且つこの第３のトラ
ンジスタのベースとコレクタとの間にコンデンサ
を挿入し、このコンデンサの大きさを適宜定めて
この電荷の変化により生ずる前記遅延の遅延時間
が第３のトランジスタの駆動電流に依存するよう
にしたことを特徴とする。
図面につき本発明を詳細に説明する。
pnpトランジスタ１と２とで一つの差動増幅器
を構成し、トランジスタ１のベースに7Vの一定
電圧を与える。この7Vの一定電圧は正側を12Vの
電源ＵBに接続し、負側を接地した分圧器により
得られる。この場合分圧器はその一方の抵抗５と
5kΩとし、他方の抵抗６を7kΩとする。トラン
ジスタ２のベースに低レベルが大地に対して
4.5V、高レベルが8Vのパルス状の入力信号Ｕeを
供給すると、トランジスタ１のコレクタと大地と
の間に接続されている1.8kΩの抵抗７を負荷抵抗
としてトランジスタ１のコレクタからパルス状の
出力電圧Ｕaが取り出される。
を構成し、トランジスタ１のベースに7Vの一定
電圧を与える。この7Vの一定電圧は正側を12Vの
電源ＵBに接続し、負側を接地した分圧器により
得られる。この場合分圧器はその一方の抵抗５と
5kΩとし、他方の抵抗６を7kΩとする。トラン
ジスタ２のベースに低レベルが大地に対して
4.5V、高レベルが8Vのパルス状の入力信号Ｕeを
供給すると、トランジスタ１のコレクタと大地と
の間に接続されている1.8kΩの抵抗７を負荷抵抗
としてトランジスタ１のコレクタからパルス状の
出力電圧Ｕaが取り出される。
トランジスタ１とトランジスタ２のエミツタを
相互に接続すると共にpnpトランジスタ３のコレ
クタに接続する。トランジスタ３のエミツタは電
源＋ＵBに接続する。トランジスタ４はそのエミ
ツタを電源＋ＵBに接続し、コレクタを直列抵抗
１０を介して接地すると共に10kΩの抵抗１１を
介して自己のベースに接続し、更に10kΩの抵抗
１２を介してトランジスタ３のベースに接続す
る。このトランジスタ４には抵抗１０（又は電流
源回路を介して）本質的には一定な電流が印加さ
れる。トランジスタ４のコレクタ電圧とベース電
流とは抵抗１１により正しい値にセツトされる。
このトランジスタ４のコレクタ電圧により抵抗１
２（これは抵抗１１と抵抗値を同一にすると好適
である）を経て電流Ｉsがトランジスタ３のベー
スに流れ込む。その結果このトランジスタ３のコ
レクタには電流I3が流れるが、この電流I3は少な
くともトランジスタ４のコレクタ電流に対して実
質的に比例すると共に（トランジスタ４のコレク
タ電流と等しくすると好適である）、トランジス
タ３のコレクタにかかる電圧とは殆ど独立にな
る。
相互に接続すると共にpnpトランジスタ３のコレ
クタに接続する。トランジスタ３のエミツタは電
源＋ＵBに接続する。トランジスタ４はそのエミ
ツタを電源＋ＵBに接続し、コレクタを直列抵抗
１０を介して接地すると共に10kΩの抵抗１１を
介して自己のベースに接続し、更に10kΩの抵抗
１２を介してトランジスタ３のベースに接続す
る。このトランジスタ４には抵抗１０（又は電流
源回路を介して）本質的には一定な電流が印加さ
れる。トランジスタ４のコレクタ電圧とベース電
流とは抵抗１１により正しい値にセツトされる。
このトランジスタ４のコレクタ電圧により抵抗１
２（これは抵抗１１と抵抗値を同一にすると好適
である）を経て電流Ｉsがトランジスタ３のベー
スに流れ込む。その結果このトランジスタ３のコ
レクタには電流I3が流れるが、この電流I3は少な
くともトランジスタ４のコレクタ電流に対して実
質的に比例すると共に（トランジスタ４のコレク
タ電流と等しくすると好適である）、トランジス
タ３のコレクタにかかる電圧とは殆ど独立にな
る。
トランジスタ２のベースに印加される入力電圧
Ｕe（第２ａ図の実線）は4.5Vという値U1と8Vと
いう値U2との間で変化する。これら二つの値U1
とU2とはそれぞれトランジスタ１の7Vというベ
ース電圧U0より1V以上低く（U1）、U0よりも高
い（U2）。入力電圧Ｕeが低い方の値U1をとる時
は、トランジスタ１はカツトオフ状態になり、出
力電圧Ｕaは零となり、トランジスタ２にはトラ
ンジスタ３から供給される電流I3の全部が流れ、
トランジスタ２のエミツタの電圧、従つてトラン
ジスタ３のコレクタの電圧がトランジスタ２のベ
ース―エミツタ間の電圧（約0.7V）だけU1より
も高くなる。逆に入力電圧Ｕeが高い方の値U2を
とる時は、トランジスタ１が導通し、このトラン
ジスタ１にトランジスタ３から供給される電流I3
が流れると共に、トランジスタ２がカツトオフと
なり、トランジスタ１のエミツタの電圧がトラン
ジスタ１のベース―エミツタ間の電圧（約
0.7V）の分だけ電圧U0よりも高くなる。これと
共にトランジスタ１のコレクタには出力電圧Ｕa
が現われるが、この出力電圧Ｕaは抵抗７の両端
の電圧降下に等しい。トランジスタ１とトランジ
スタ２の相互接続エミツタの電圧ＵD、従つてト
ランジスタ３のコレクタの電圧はこのようにして
２個の値ＵD1とＵD2との間で変化する。ＵD1はU1
よりもトランジスタ２のベース―エミツタ間の電
圧降下分だけ高く、ＵD2はU0よりもトランジス
タ１のベース―エミツタ間の電圧降下分だけ高
い。これらの値ＵD2とＵD1とは第２ａ図上点線で
示した通りであり、ＵD2はU2のレベルにある入
力電圧Ｕeのピークよりも下方にあり、ＵD1は入
力電圧Ｕeが低レベルU1にある間中電圧U0よりも
下方にある。
Ｕe（第２ａ図の実線）は4.5Vという値U1と8Vと
いう値U2との間で変化する。これら二つの値U1
とU2とはそれぞれトランジスタ１の7Vというベ
ース電圧U0より1V以上低く（U1）、U0よりも高
い（U2）。入力電圧Ｕeが低い方の値U1をとる時
は、トランジスタ１はカツトオフ状態になり、出
力電圧Ｕaは零となり、トランジスタ２にはトラ
ンジスタ３から供給される電流I3の全部が流れ、
トランジスタ２のエミツタの電圧、従つてトラン
ジスタ３のコレクタの電圧がトランジスタ２のベ
ース―エミツタ間の電圧（約0.7V）だけU1より
も高くなる。逆に入力電圧Ｕeが高い方の値U2を
とる時は、トランジスタ１が導通し、このトラン
ジスタ１にトランジスタ３から供給される電流I3
が流れると共に、トランジスタ２がカツトオフと
なり、トランジスタ１のエミツタの電圧がトラン
ジスタ１のベース―エミツタ間の電圧（約
0.7V）の分だけ電圧U0よりも高くなる。これと
共にトランジスタ１のコレクタには出力電圧Ｕa
が現われるが、この出力電圧Ｕaは抵抗７の両端
の電圧降下に等しい。トランジスタ１とトランジ
スタ２の相互接続エミツタの電圧ＵD、従つてト
ランジスタ３のコレクタの電圧はこのようにして
２個の値ＵD1とＵD2との間で変化する。ＵD1はU1
よりもトランジスタ２のベース―エミツタ間の電
圧降下分だけ高く、ＵD2はU0よりもトランジス
タ１のベース―エミツタ間の電圧降下分だけ高
い。これらの値ＵD2とＵD1とは第２ａ図上点線で
示した通りであり、ＵD2はU2のレベルにある入
力電圧Ｕeのピークよりも下方にあり、ＵD1は入
力電圧Ｕeが低レベルU1にある間中電圧U0よりも
下方にある。
以上の説明による回路配置では電圧ＵDは入力
電圧ＵeがU2からU1へまたU1からU2へ変化するの
に伴つて瞬間的に変化することになる。出力パル
スの一方の縁部を入力パルスの対応する縁部に対
して遅延させるために従来の回路ではかかるトラ
ンジスタ３のコレクタ―エミツタ接合にコンデン
サを並列に接続するようにしている。この場合当
然このコンデンサＣの一方の極板には電圧ＵDが
かかる。このような従来の回路配置で入力電圧レ
ベルＵeがU2からU1に変り、トランジスタ２がカ
ツトオフ状態から導通状態になる時は、電圧ＵD
が暫時コンデンサに蓄わえられるわけであるが、
トランジスタ２が高導電状態になる為電圧ＵDの
立下りは入力電圧Ｕeの立下りと殆ど同時に行な
われる。しかし逆に入力電圧ＵeがU1からU2に変
わり、トランジスタ２が導通状態からカツトオフ
状態に変わる時はコンデンサＣの蓄積効果により
電圧ＵDは暫時そのままに保たれようとし、従つ
てトランジスタ１もカツトオフ状態に保持され
る。しかし他方では同時にトランジスタ３が導通
状態にあるためコンデンサＣは徐々に放電し続け
る。こうして電圧ＵDは時間の経過と共にほぼ直
線的に増大する。これを第２ａ図の中心部にU2
からU1へ変わるところの右側に点線で示した。
電圧ＵDがＵD2迄上昇しきつてしまつた時点でト
ランジスタ１がターンオンし、これに伴なつて抵
抗７に流れる電流が変化し、それに対応して出力
電圧Ｕaの立上り縁が現われる。これを第２ｂ図
に実線で示した。
電圧ＵeがU2からU1へまたU1からU2へ変化するの
に伴つて瞬間的に変化することになる。出力パル
スの一方の縁部を入力パルスの対応する縁部に対
して遅延させるために従来の回路ではかかるトラ
ンジスタ３のコレクタ―エミツタ接合にコンデン
サを並列に接続するようにしている。この場合当
然このコンデンサＣの一方の極板には電圧ＵDが
かかる。このような従来の回路配置で入力電圧レ
ベルＵeがU2からU1に変り、トランジスタ２がカ
ツトオフ状態から導通状態になる時は、電圧ＵD
が暫時コンデンサに蓄わえられるわけであるが、
トランジスタ２が高導電状態になる為電圧ＵDの
立下りは入力電圧Ｕeの立下りと殆ど同時に行な
われる。しかし逆に入力電圧ＵeがU1からU2に変
わり、トランジスタ２が導通状態からカツトオフ
状態に変わる時はコンデンサＣの蓄積効果により
電圧ＵDは暫時そのままに保たれようとし、従つ
てトランジスタ１もカツトオフ状態に保持され
る。しかし他方では同時にトランジスタ３が導通
状態にあるためコンデンサＣは徐々に放電し続け
る。こうして電圧ＵDは時間の経過と共にほぼ直
線的に増大する。これを第２ａ図の中心部にU2
からU1へ変わるところの右側に点線で示した。
電圧ＵDがＵD2迄上昇しきつてしまつた時点でト
ランジスタ１がターンオンし、これに伴なつて抵
抗７に流れる電流が変化し、それに対応して出力
電圧Ｕaの立上り縁が現われる。これを第２ｂ図
に実線で示した。
前述した従来既知の回路ではコンデンサは電流
源トランジスタ３の全電流Ｉ3で充電される。従
つて或る特定の遅延時間Ｔを持たせるにはコンデ
ンサの値を或る特定の比較的大きな値に選ばねば
ならない。この場合遅延時間Ｔはほぼ次式で与え
られる。
源トランジスタ３の全電流Ｉ3で充電される。従
つて或る特定の遅延時間Ｔを持たせるにはコンデ
ンサの値を或る特定の比較的大きな値に選ばねば
ならない。この場合遅延時間Ｔはほぼ次式で与え
られる。
Ｔ＝Ｃ・ＵＤ２−ＵＤ１／Ｉ３
これに対し、本発明回路ではコンデンサＣをト
ランジスタ３のベースおよびエミツタ間に設け、
その値は約5pFという小さい値である。
ランジスタ３のベースおよびエミツタ間に設け、
その値は約5pFという小さい値である。
この場合入力電圧ＵeがU2からU1に変わる時は
トランジスタ２が前述したように高導通状態に変
わるが、この時コンデンサＣを充電する短かい電
流サージが生ずる。これを第２ｂ図で上方に突出
する点線のピークで示した。この時出力パルスＵ
aの立下り縁（第２ｂ図の実線）は入力電圧Ｕeの
対応する立上り縁と殆んど同時に現われる。しか
し逆に入力電圧ＵeがU1からU2に増大する場合は
トランジスタ２は直ちにターンオフするが電圧Ｕ
Dは第２ａ図から明らかなようにコンデンサＣが
充電されている為暫時そのままに停まろうとす
る。しかし、この間も抵抗１２を経て小電流Ｉs
が流れ、これにより導通状態にあるトランジスタ
３のコレクタ―エミツタ接合を経てコンデンサＣ
は放電し続ける。なおこの場合トランジスタ３の
ベース電圧は、そのベースに流れ込む電流Ｉsの
僅かな部分だけでトランジスタ３を導通状態に
し、従つて電流Ｉsの大部分はコンデンサＣとト
ランジスタ３のコレクタ―エミツタ接合とを経て
放電電流として大地に流れるような値にするもの
とする。
トランジスタ２が前述したように高導通状態に変
わるが、この時コンデンサＣを充電する短かい電
流サージが生ずる。これを第２ｂ図で上方に突出
する点線のピークで示した。この時出力パルスＵ
aの立下り縁（第２ｂ図の実線）は入力電圧Ｕeの
対応する立上り縁と殆んど同時に現われる。しか
し逆に入力電圧ＵeがU1からU2に増大する場合は
トランジスタ２は直ちにターンオフするが電圧Ｕ
Dは第２ａ図から明らかなようにコンデンサＣが
充電されている為暫時そのままに停まろうとす
る。しかし、この間も抵抗１２を経て小電流Ｉs
が流れ、これにより導通状態にあるトランジスタ
３のコレクタ―エミツタ接合を経てコンデンサＣ
は放電し続ける。なおこの場合トランジスタ３の
ベース電圧は、そのベースに流れ込む電流Ｉsの
僅かな部分だけでトランジスタ３を導通状態に
し、従つて電流Ｉsの大部分はコンデンサＣとト
ランジスタ３のコレクタ―エミツタ接合とを経て
放電電流として大地に流れるような値にするもの
とする。
暫時経過后コンデンサＣが十分放電しきつた結
果電圧ＵDがトランジスタ１をターンオンする迄
に上昇し、出力電圧Ｕaの立上り縁が現われる。
以后はコンデンサＣの電圧がもはや変わらないか
ら次に入力電圧Ｕeのレベルが変化し、立下り縁
が生ずる迄出力電圧Ｕaは立上りきつたレベルに
一定に保たれる。
果電圧ＵDがトランジスタ１をターンオンする迄
に上昇し、出力電圧Ｕaの立上り縁が現われる。
以后はコンデンサＣの電圧がもはや変わらないか
ら次に入力電圧Ｕeのレベルが変化し、立下り縁
が生ずる迄出力電圧Ｕaは立上りきつたレベルに
一定に保たれる。
本発明回路配置では定常状態におけるトランジ
スタ３の電流はコンデンサＣの充電には最早や使
用されないから抵抗１２を経て供給される極めて
僅かな駆動電流だけでよく、従つてコンデンサＣ
の値は従来の回路配置で同程度の遅延時間を与え
るのに必要とされるのよりも相当に小さくするこ
とができる。
スタ３の電流はコンデンサＣの充電には最早や使
用されないから抵抗１２を経て供給される極めて
僅かな駆動電流だけでよく、従つてコンデンサＣ
の値は従来の回路配置で同程度の遅延時間を与え
るのに必要とされるのよりも相当に小さくするこ
とができる。
本発明回路配置では遅延時間Ｔは次式で与えら
れる。
れる。
Ｔ＝Ｃ・ＵＤ２−ＵＤ１／Ｉ３・Ｉ３／Ｉｓ
ここでI3／Ｉsは本発明回路配置により得られ
る遅延率と看做せる。
る遅延率と看做せる。
電流利得が高い場合はＩsはほぼ次式から得ら
れる。
れる。
ＵＴ／Ｒln（I3／Ｉs-1）−I3＝０
但し、ＵTはボルツマン定数をＫとし、電子の
電荷をｑとし、ケルビン温度をＴで表わした時の
温度Ｔに相当する電圧ＫＴ／ｑである。
電荷をｑとし、ケルビン温度をＴで表わした時の
温度Ｔに相当する電圧ＫＴ／ｑである。
電流利得が小さい時はＩsは大きくなり、上記
遅延率I3／Ｉsは小さい。
遅延率I3／Ｉsは小さい。
本発明回路配置ではトランジスタ３の電流利得
が20の時約12の遅延率I3／Ｉsが得られ、遅延時
間Ｔは約0.6マイクロ秒であつた。
が20の時約12の遅延率I3／Ｉsが得られ、遅延時
間Ｔは約0.6マイクロ秒であつた。
pnpトランジスタを使つた第１図に示す回路配
置では前述したように出力パルスの立上り縁が遅
延する。しかし、これに等価な回路でnpnトラン
ジスタを使うと立下り縁が前述した所と同様に遅
延する。
置では前述したように出力パルスの立上り縁が遅
延する。しかし、これに等価な回路でnpnトラン
ジスタを使うと立下り縁が前述した所と同様に遅
延する。
第１図はpnpトランジスタを使用する場合の本
発明回路図、第２ａおよび２ｂ図は第１の回路に
おける電圧および電流の波形図である。 １……第２のトランジスタ、２……第１のトラ
ンジスタ、３……第３のトランジスタ、４……ト
ランジスタ、５，６……分圧器を成す抵抗、７…
…負荷抵抗、１０，１１……直列抵抗、１２……
抵抗、Ｕe……入力電圧、Ｕa……出力電圧、U0，
ＵD……それぞれ図示した点の電圧、Ｃ……遅延
用コンデンサ、Ｉs……第３のトランジスタ３の
駆動電流。
発明回路図、第２ａおよび２ｂ図は第１の回路に
おける電圧および電流の波形図である。 １……第２のトランジスタ、２……第１のトラ
ンジスタ、３……第３のトランジスタ、４……ト
ランジスタ、５，６……分圧器を成す抵抗、７…
…負荷抵抗、１０，１１……直列抵抗、１２……
抵抗、Ｕe……入力電圧、Ｕa……出力電圧、U0，
ＵD……それぞれ図示した点の電圧、Ｃ……遅延
用コンデンサ、Ｉs……第３のトランジスタ３の
駆動電流。
Claims (1)
- 【特許請求の範囲】 １ 差動増幅器を構成する第１トランジスタおよ
び第２トランジスタを具え、この第１トランジス
タのベースには入力パルスを供給し、第１および
第２トランジスタのエミツタを相互接続し、この
相互接続エミツタには安定化し得且つベースに供
給される電流により駆動される第３トランジスタ
から給電を行つて定常状態では第３トランジスタ
によりほぼ一定の電流を供給し得るようにし、更
に第３トランジスタにはコンデンサを適当に接続
して入力パルスの一方の縁部により生ずる過渡状
態中前記相互接続エミツタには電流を供給し得な
いようにして一方の縁部が入力パルスの対応する
縁部に対し遅延する出力パルスを発生する回路配
置において、前記第１と第２のトランジスタ１，
２のエミツタに第３のトランジスタ３のコレクタ
を接続し且つこの第３のトランジスタ３のベース
とコレクタとの間にコンデンサＣを挿入し、この
コンデンサＣの大きさを適宜定めてこの電荷の変
化により生ずる前記遅延の遅延時間が第３のトラ
ンジスタ３の駆動電流Ｉsに依存するようにした
ことを特徴とする一方の縁部が遅延させられた出
力パルスを発生する回路装置。 ２ 直列抵抗１０とトランジスタ４のコレクタ―
エミツタ接合とを直列に接続した枝路に並列に電
源ＵBを接続し、このトランジスタ４のコレクタ
を直列抵抗１１を介して自己のベースに接続する
と共に、抵抗１２を介して第３のトランジスタ３
のベースにも接続し、この抵抗１２を経て駆動電
流Ｉsが第３のトランジスタ３のベースに流れ込
むようにしたことを特徴とする特許請求の範囲第
１項記載の一方の縁部が遅延させられた出力パル
スを発生する回路装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2813127A DE2813127C2 (de) | 1978-03-25 | 1978-03-25 | Schaltungsanordnung zum Erzeugen eines Impulses mit verzögerter Flanke |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54133868A JPS54133868A (en) | 1979-10-17 |
| JPS6256687B2 true JPS6256687B2 (ja) | 1987-11-26 |
Family
ID=6035458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3540579A Granted JPS54133868A (en) | 1978-03-25 | 1979-03-26 | Circuit array for generating output pulse delayed at one edge |
Country Status (6)
| Country | Link |
|---|---|
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| JP (1) | JPS54133868A (ja) |
| CA (1) | CA1114032A (ja) |
| DE (1) | DE2813127C2 (ja) |
| FR (1) | FR2420878A1 (ja) |
| GB (1) | GB2017442B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414886U (ja) * | 1987-07-20 | 1989-01-25 | ||
| JPS6443686A (en) * | 1987-08-07 | 1989-02-15 | Yoshida Kogyo Kk | Drive for automatic door |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721875A (en) * | 1993-11-12 | 1998-02-24 | Intel Corporation | I/O transceiver having a pulsed latch receiver circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| NL278226A (ja) * | 1961-05-10 | |||
| US3209173A (en) * | 1963-03-04 | 1965-09-28 | Rca Corp | Monostable circuit for generating pulses of short duration |
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| JPS5842653B2 (ja) * | 1974-04-10 | 1983-09-21 | 日本電気株式会社 | ハケイセイケイカイロ |
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1978
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1979
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- 1979-03-22 CA CA323,973A patent/CA1114032A/en not_active Expired
- 1979-03-22 GB GB7910061A patent/GB2017442B/en not_active Expired
- 1979-03-23 FR FR7907358A patent/FR2420878A1/fr active Granted
- 1979-03-26 JP JP3540579A patent/JPS54133868A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414886U (ja) * | 1987-07-20 | 1989-01-25 | ||
| JPS6443686A (en) * | 1987-08-07 | 1989-02-15 | Yoshida Kogyo Kk | Drive for automatic door |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2813127C2 (de) | 1982-05-13 |
| DE2813127A1 (de) | 1979-10-04 |
| FR2420878B1 (ja) | 1982-11-19 |
| GB2017442A (en) | 1979-10-03 |
| JPS54133868A (en) | 1979-10-17 |
| GB2017442B (en) | 1982-05-19 |
| CA1114032A (en) | 1981-12-08 |
| FR2420878A1 (fr) | 1979-10-19 |
| US4256981A (en) | 1981-03-17 |
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