JPS6285317A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS6285317A JPS6285317A JP60225231A JP22523185A JPS6285317A JP S6285317 A JPS6285317 A JP S6285317A JP 60225231 A JP60225231 A JP 60225231A JP 22523185 A JP22523185 A JP 22523185A JP S6285317 A JPS6285317 A JP S6285317A
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- JP
- Japan
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- circuit
- reset
- time constant
- output
- reset signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電源投入時に実質的なリセット期間のリセット信号を発
生させる回路により与えられ得る時間期間の前にこの時
間期間と合わせてリセットのための十分な期間とし得る
時間期間を電源瞬断時に時定数を用いて予め与える回路
を設けた。これにより、電源投入時、電源−断時におけ
るＣＰＵシステムなどの論理回路のリセットを確実に生
ぜしめ得る。
生させる回路により与えられ得る時間期間の前にこの時
間期間と合わせてリセットのための十分な期間とし得る
時間期間を電源瞬断時に時定数を用いて予め与える回路
を設けた。これにより、電源投入時、電源−断時におけ
るＣＰＵシステムなどの論理回路のリセットを確実に生
ぜしめ得る。
本発明はリセット回路に関し、更に詳しく言えば電源投
入時、電ｔＡ瞬断時での論理回路の確実なリセットを生
ぜしめ得るリセット回路に関する。
入時、電ｔＡ瞬断時での論理回路の確実なリセットを生
ぜしめ得るリセット回路に関する。
近年においては、ディジタル電子機器（マイクロプロセ
ッサ、論理回路）が各種分野で広く用いられている。こ
のような電子機器はこれを動作させる電源電圧の供給状
態即ち、電源投入、電源瞬断の影響を受けてその動作状
態に異常を生ぜしめてしまう可能性が高い。このような
不都合を回避するための常套手段としてリセット回路が
用いられている。この手段を用いた場合でも特に問題に
なるのは電源の瞬断時にリセットを確実に行ない得なけ
ればならないことである。それは確実なリセ・７トをシ
ステムに生ぜしめ得ない場合にはシステムを暴走させる
可能性があってシステムに重大な障害を引き起こしてし
まう虞があるからである。
ッサ、論理回路）が各種分野で広く用いられている。こ
のような電子機器はこれを動作させる電源電圧の供給状
態即ち、電源投入、電源瞬断の影響を受けてその動作状
態に異常を生ぜしめてしまう可能性が高い。このような
不都合を回避するための常套手段としてリセット回路が
用いられている。この手段を用いた場合でも特に問題に
なるのは電源の瞬断時にリセットを確実に行ない得なけ
ればならないことである。それは確実なリセ・７トをシ
ステムに生ぜしめ得ない場合にはシステムを暴走させる
可能性があってシステムに重大な障害を引き起こしてし
まう虞があるからである。
それ故、特に高信頼性を要求される分野（例えば、コン
ピュータの電源監視ユニット等）では電源の瞬断対策は
極めて重要なこととなる。
ピュータの電源監視ユニット等）では電源の瞬断対策は
極めて重要なこととなる。
従来用いられているリセット回路には、第５図に示す如
きものがある。このリセット回路は電源電圧の立ち上が
りをコンデンサＣ及び抵抗Ｒから成る時定数回路によっ
て時間遅れをもって検知し、これをシュミットトリガ回
路ＳＴによって波形成形してリセット信号とするもので
ある。
きものがある。このリセット回路は電源電圧の立ち上が
りをコンデンサＣ及び抵抗Ｒから成る時定数回路によっ
て時間遅れをもって検知し、これをシュミットトリガ回
路ＳＴによって波形成形してリセット信号とするもので
ある。
しかし、このような比較的簡易な回路では、■電源電圧
の立ち上がりがゆるやかな場合、電源電圧の立ち上がり
にリセット信号が追従してしまい、充分な時間遅れが得
られない結果となり、リセットが不確実となる。
の立ち上がりがゆるやかな場合、電源電圧の立ち上がり
にリセット信号が追従してしまい、充分な時間遅れが得
られない結果となり、リセットが不確実となる。
■電源の瞬断の場合には、論理回路の電源電圧が動作保
障範囲より低下するにもかかわらず、コンデンサＣに充
電された電荷がその間に放電し切らないため、リセット
動作が行なわれない。
障範囲より低下するにもかかわらず、コンデンサＣに充
電された電荷がその間に放電し切らないため、リセット
動作が行なわれない。
という問題がある。
この問題の解決を図ったリセット回路として第６図に示
す如きものがある。
す如きものがある。
コンパレータＣＯＭＰに供給される基準電圧Ｖｒｅｆと
抵抗Ｒ１及びＲ２によって分圧されて表される電源電圧
とを比較してその出力によってスイッチＳＷをオン−オ
フさせる。即ち、基準電圧〈電源電圧のとき抵抗Ｒを介
してコンデンサＣを充電し、基準電圧〉電源電圧のとき
スイッチＳＷによってコンデンサＣの放電を急速に生せ
しめるようにし、その際のコンデンサＣの電圧をシュミ
ット回路ＳＴにて波形成形してリセット信号とするもの
である。
抵抗Ｒ１及びＲ２によって分圧されて表される電源電圧
とを比較してその出力によってスイッチＳＷをオン−オ
フさせる。即ち、基準電圧〈電源電圧のとき抵抗Ｒを介
してコンデンサＣを充電し、基準電圧〉電源電圧のとき
スイッチＳＷによってコンデンサＣの放電を急速に生せ
しめるようにし、その際のコンデンサＣの電圧をシュミ
ット回路ＳＴにて波形成形してリセット信号とするもの
である。
しかし、このリセット回路によるも、次のような問題が
解決されないままに残る。例えば、コンデンサＣの放電
に要する時間以下の電源の瞬断が生じた場合におけるリ
セット動作が不確実になるということである。これはコ
ンデンサＣが完全に放電してシュミットトリガＳＴのＶ
ＩＬまで電圧が下がらないうちにコンデンサＣの充電が
開始されてしまうためリセット信号の発生がないことに
よる。又、ＶＩＬまで下がったとしても完全に放電して
いなければ充電に要する時間が短くなり、リセット信号
のパルス幅も短くなり、リセット動作に不安定性が出て
来る。
解決されないままに残る。例えば、コンデンサＣの放電
に要する時間以下の電源の瞬断が生じた場合におけるリ
セット動作が不確実になるということである。これはコ
ンデンサＣが完全に放電してシュミットトリガＳＴのＶ
ＩＬまで電圧が下がらないうちにコンデンサＣの充電が
開始されてしまうためリセット信号の発生がないことに
よる。又、ＶＩＬまで下がったとしても完全に放電して
いなければ充電に要する時間が短くなり、リセット信号
のパルス幅も短くなり、リセット動作に不安定性が出て
来る。
因に、コンデンサＣの放電に要する時間を示すと次のよ
うになる。シュミットトリガＳＴの入力電圧をＶｓ
（ｔ）とすると、 と表せる。そして、コンデンサＣの電荷を放電するトラ
ンジスタのオン抵抗をｒとすれば上式のｉは、 と表すことができるから、 と表し得る。従って、Ｖｓ （ｔ）は、Ｖｓ （ｔ）
＝Ｖｓ （０） ｅ−がとなるが、そのＶｓ （ｔ）
が放電によってＶｓ （０）の１０分の１の値まで下
がるのに要する放電時間ｔは、 ｔ＝２．３ｃｒ となる。
うになる。シュミットトリガＳＴの入力電圧をＶｓ
（ｔ）とすると、 と表せる。そして、コンデンサＣの電荷を放電するトラ
ンジスタのオン抵抗をｒとすれば上式のｉは、 と表すことができるから、 と表し得る。従って、Ｖｓ （ｔ）は、Ｖｓ （ｔ）
＝Ｖｓ （０） ｅ−がとなるが、そのＶｓ （ｔ）
が放電によってＶｓ （０）の１０分の１の値まで下
がるのに要する放電時間ｔは、 ｔ＝２．３ｃｒ となる。
一般に、ｒは１〜３Ωはどであり、Ｃとして１００μＦ
のものを用いると、コンデンサの放電には約６００μｓ
はどかかることになるのに対して、回路に使用するトラ
ンジスタやコンパレータの応答速度は数百ｎｓから数μ
ｓはどであるから、上述のリセット回路ではコンデンサ
Ｃの放電時間はそのリセット機能を大きく左右すること
になる。
のものを用いると、コンデンサの放電には約６００μｓ
はどかかることになるのに対して、回路に使用するトラ
ンジスタやコンパレータの応答速度は数百ｎｓから数μ
ｓはどであるから、上述のリセット回路ではコンデンサ
Ｃの放電時間はそのリセット機能を大きく左右すること
になる。
本発明は斯かる問題点に鑑みて創作されたもので、論理
回路のリセット動作を確実に生ぜしめ得るリセット信号
を発生することのできるリセット回路を提供することに
ある。
回路のリセット動作を確実に生ぜしめ得るリセット信号
を発生することのできるリセット回路を提供することに
ある。
第１図は本発明の原理ブロック図を示す。この図におい
て、１は第１の時定数回路で、この時定数回路１の出力
は第１の回路２へ接続され、そこにおいて時定数回路出
力電圧と基準電圧とが比較されてリセット信号が発生さ
れる。そして、本発明は第１の時定数回路１の出力に、
第１の時定数回路の電荷を第２の時定数回路を用いて放
電させる第２の回路３を接続して第１の回路２から十分
なリセット信号期間のりセット信号を発生せしめるよう
に構成したものである。
て、１は第１の時定数回路で、この時定数回路１の出力
は第１の回路２へ接続され、そこにおいて時定数回路出
力電圧と基準電圧とが比較されてリセット信号が発生さ
れる。そして、本発明は第１の時定数回路１の出力に、
第１の時定数回路の電荷を第２の時定数回路を用いて放
電させる第２の回路３を接続して第１の回路２から十分
なリセット信号期間のりセット信号を発生せしめるよう
に構成したものである。
電源投入時には、第２の回路３の作用を受けつつ第１の
時定数回路１の出力電圧は第１の回路２において基′ｔ
＄電圧と比較されてリセット信号が発生される。
時定数回路１の出力電圧は第１の回路２において基′ｔ
＄電圧と比較されてリセット信号が発生される。
又、電源瞬断時には、第２の回路３によりその瞬断時間
の長短を問わず十分なリセット信号期間のリセット信号
を第１の回路２から発生せしめ得るのに十分なだけの電
荷を第１の時定数回路から放電させるから、そのような
放電がないことから生ずる不具合、リセット動作の不確
実性、不安定性を排除してシステムの信頼性を高揚させ
得る。
の長短を問わず十分なリセット信号期間のリセット信号
を第１の回路２から発生せしめ得るのに十分なだけの電
荷を第１の時定数回路から放電させるから、そのような
放電がないことから生ずる不具合、リセット動作の不確
実性、不安定性を排除してシステムの信頼性を高揚させ
得る。
第２図は本発明の一実施例を示す。この図において、時
定数回路（第１の時定数回路）Ｒ３，Ｃ２及びオープン
コレクタ出力のコンパレータＭ２は従来から知られてい
るリセット回路を構成している。本発明はこの従来リセ
ット回路のコンデンサＣ３の放電制御を電源の供給状態
（電源投入。
定数回路（第１の時定数回路）Ｒ３，Ｃ２及びオープン
コレクタ出力のコンパレータＭ２は従来から知られてい
るリセット回路を構成している。本発明はこの従来リセ
ット回路のコンデンサＣ３の放電制御を電源の供給状態
（電源投入。
電源瞬断）を問わず、常に十分なリセット信号期間のリ
セット信号ＲＥＳＥＴがコンパレータＭ２から発生され
得るように次の回路を時定数回路Ｒ３、Ｃ３の出力即ち
コンパレータＭ２の非反転入力に接続したことにその特
徴部分がある。
セット信号ＲＥＳＥＴがコンパレータＭ２から発生され
得るように次の回路を時定数回路Ｒ３、Ｃ３の出力即ち
コンパレータＭ２の非反転入力に接続したことにその特
徴部分がある。
即ち、本発明は電源と基４．電位（アース電位）との間
に接続された抵抗Ｒ１と抵抗Ｒ２との接続点を非反転入
力に接続し、この非反転入力に出力からフィードバック
をかけるべくこれらの間にコンデンサＣ１を接続してい
るコンパレータＭ１の出力をコンパレータＭ２の非反転
入力に接続してその特徴部分とするものである。そのコ
ンパレータＭ１の出力部分はオープンコレクタとして構
成され、コンパレータＭ１の反転入力には基準電圧Ｖｒ
ｅｆ＋が供給されている。又、Ｄは保護用ダイオードで
ある。
に接続された抵抗Ｒ１と抵抗Ｒ２との接続点を非反転入
力に接続し、この非反転入力に出力からフィードバック
をかけるべくこれらの間にコンデンサＣ１を接続してい
るコンパレータＭ１の出力をコンパレータＭ２の非反転
入力に接続してその特徴部分とするものである。そのコ
ンパレータＭ１の出力部分はオープンコレクタとして構
成され、コンパレータＭ１の反転入力には基準電圧Ｖｒ
ｅｆ＋が供給されている。又、Ｄは保護用ダイオードで
ある。
このように構成される本発明回路の動作を説明する。
電源が投入されて電源電圧（第３図の（３−１））が上
昇すると、その電圧を分圧して得られる０点の電位もそ
れに伴って上昇する（第３図の（３−２））。０点の電
位がＶ ｒｅｆ＋を超えると、コンパレータＭ１の出力
はオフし、コンデンサＣ２への充電が開始される。コン
デンサＣ２への充電が進んで０点の電位がＶｒｅｆｘを
超えると、リセットが解除される。
昇すると、その電圧を分圧して得られる０点の電位もそ
れに伴って上昇する（第３図の（３−２））。０点の電
位がＶ ｒｅｆ＋を超えると、コンパレータＭ１の出力
はオフし、コンデンサＣ２への充電が開始される。コン
デンサＣ２への充電が進んで０点の電位がＶｒｅｆｘを
超えると、リセットが解除される。
又、電源電圧が瞬時的に、又は一時的に論理回路動作保
障電圧未満へ落ちると（第４図の（４−１））、０点の
電位がＶｒｅｆＩより低くなり、これによりコンパレー
タＭ１の出力がオンするので；その出力電位までコンデ
ンサＣ１を介して０点の電位は瞬時に降下する（第４図
の（４−２））。
障電圧未満へ落ちると（第４図の（４−１））、０点の
電位がＶｒｅｆＩより低くなり、これによりコンパレー
タＭ１の出力がオンするので；その出力電位までコンデ
ンサＣ１を介して０点の電位は瞬時に降下する（第４図
の（４−２））。
その後、０点の電位はＲ，１，Ｃ１によって形成される
時定数回路によって電源型Ｊに向かって上昇していく。
時定数回路によって電源型Ｊに向かって上昇していく。
その電位がＶｒｅｆＩに達すると、コンパレータＭｌの
出力はオフする。０点の電位が基準電位（０ボルト）に
降下した時刻からコンパレータＭ１の出力がオフするま
での時間ｔｃＯ間に、コンデンサＣ２の電荷は完全に又
は所要の値まで放電されて０点の電位を０ボルト又は所
要の値にする。
出力はオフする。０点の電位が基準電位（０ボルト）に
降下した時刻からコンパレータＭ１の出力がオフするま
での時間ｔｃＯ間に、コンデンサＣ２の電荷は完全に又
は所要の値まで放電されて０点の電位を０ボルト又は所
要の値にする。
そして、時間ｔｃを経過した時刻に上述の如くコンデン
サＣ２の充電が開始され、０点の電位は電源電圧へ向か
って上昇していき、Ｖ ｒｅｆよに達したときコンパレ
ータＭ２の出力はオフしリセ・７トは解除される。
サＣ２の充電が開始され、０点の電位は電源電圧へ向か
って上昇していき、Ｖ ｒｅｆよに達したときコンパレ
ータＭ２の出力はオフしリセ・７トは解除される。
以上述べたように本発明によれば、時定数回路の充電電
荷の放電は十分なリセット信号期間のリセット信号を発
生せしめ得るように時定数回路を有する回路によって行
なわれるから、瞬断によるリセットの不確実性、不安定
性は除かれ得ることとなり、システムの信頼性の向上に
寄与するところ大なるものがある。
荷の放電は十分なリセット信号期間のリセット信号を発
生せしめ得るように時定数回路を有する回路によって行
なわれるから、瞬断によるリセットの不確実性、不安定
性は除かれ得ることとなり、システムの信頼性の向上に
寄与するところ大なるものがある。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す図、
第３図は電源投入時の本発明実施例を説明するためのタ
イムチャート、 第４図は電源瞬断時の本発明実施例を説明するためのタ
イムチャート、 第５図は第１の従来回路例を示す図、 第６図は第２の従来回路例を示す図である。 第１図において、 １は第１の時定数回路、 ２は第１の回路、 ３は第２の回路である。 第２図において、 Ｍｌ、Ｍ２はオープンコレクタ出力のコンパレータ、 Ｒ１，Ｒ２，Ｒ３は抵抗、 ＣＩ、Ｃ２はコンデンサである。 本φ卦日月０旅王髪フ゛口・・７つ７ 第１図 本鞘日月の一笑庁色しげ・１２示キ図 第２図 タイム−＋ヤード 第３図 −−−−−一〜−一−−−−−−−−０Ｖｔｃ −１１魚目禰牟匿α８４１の 水金日月 犬碕イ列 ２
８伜５日月す３にめのタイム壬ヤード 第４図 娼ｊのＬ東回路♂゛１と示す図 第５図 第２のｔ来回路伊１と示す記 第６図
イムチャート、 第４図は電源瞬断時の本発明実施例を説明するためのタ
イムチャート、 第５図は第１の従来回路例を示す図、 第６図は第２の従来回路例を示す図である。 第１図において、 １は第１の時定数回路、 ２は第１の回路、 ３は第２の回路である。 第２図において、 Ｍｌ、Ｍ２はオープンコレクタ出力のコンパレータ、 Ｒ１，Ｒ２，Ｒ３は抵抗、 ＣＩ、Ｃ２はコンデンサである。 本φ卦日月０旅王髪フ゛口・・７つ７ 第１図 本鞘日月の一笑庁色しげ・１２示キ図 第２図 タイム−＋ヤード 第３図 −−−−−一〜−一−−−−−−−−０Ｖｔｃ −１１魚目禰牟匿α８４１の 水金日月 犬碕イ列 ２
８伜５日月す３にめのタイム壬ヤード 第４図 娼ｊのＬ東回路♂゛１と示す図 第５図 第２のｔ来回路伊１と示す記 第６図
Claims (2)
- （１）第１の時定数回路（１）と、第１の時定数回路（
１）の出力電圧と基準電圧とを比較してリセット信号を
発生する第１の回路（２）とを有するリセット回路にお
いて、 第１の時定数回路（１）の出力に接続され、第１の回路
（２）から十分なリセット信号期間のリセット信号を発
生させるように第１の時定数回路（１）の電荷を第２の
時定数回路を用いて放電させる第２の回路（３）を設け
たことを特徴とするリセット回路。 - （２）前記第２の回路（３）は電源出力と基準電位との
間に接続された分圧回路（Ｒ１、Ｒ２）と、分圧回路（
Ｒ１、Ｒ２）の出力を非反転入力に、且つ基準電圧（Ｖ
ｒｅｆ＿１）を反転入力に受けるオープンコレクタ出力
のコンパレータ（Ｍ１）と、コンパレータ（Ｍ１）のオ
ープンコレクタ出力からその非反転入力へ接続されたコ
ンデンサ（Ｃ１）とで構成され、コンパレータ（Ｍ１）
のオープンコレクタ出力が前記第１の時定数回路（１）
の出力に接続されていることを特徴とする特許請求の範
囲第１項記載のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225231A JPS6285317A (ja) | 1985-10-09 | 1985-10-09 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225231A JPS6285317A (ja) | 1985-10-09 | 1985-10-09 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6285317A true JPS6285317A (ja) | 1987-04-18 |
Family
ID=16826043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225231A Pending JPS6285317A (ja) | 1985-10-09 | 1985-10-09 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6285317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146985A (ja) * | 2010-01-15 | 2011-07-28 | Furukawa Battery Co Ltd:The | 電圧検出回路、及び電源装置 |
-
1985
- 1985-10-09 JP JP60225231A patent/JPS6285317A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146985A (ja) * | 2010-01-15 | 2011-07-28 | Furukawa Battery Co Ltd:The | 電圧検出回路、及び電源装置 |
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