JPH07234799A - ラッチアップ保護回路 - Google Patents
ラッチアップ保護回路Info
- Publication number
- JPH07234799A JPH07234799A JP6046501A JP4650194A JPH07234799A JP H07234799 A JPH07234799 A JP H07234799A JP 6046501 A JP6046501 A JP 6046501A JP 4650194 A JP4650194 A JP 4650194A JP H07234799 A JPH07234799 A JP H07234799A
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- JP
- Japan
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- voltage
- circuit
- load
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- Protection Of Static Devices (AREA)
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Abstract
(57)【要約】
【目的】 ラッチアップ現象が発生した場合でも、正常
動作を維持することのできる優れたラッチアップ保護回
路を提供する。 【構成】 半導体回路を含む負荷に供給する電源に発生
するラッチアップ現象を検出してラッチアップ検出信号
を発生するラッチアップ検出手段２と、前記ラッチアッ
プ検出信号に応じて前記負荷に供給される出力電圧を制
御する電圧制御手段３、４とを備えた。
動作を維持することのできる優れたラッチアップ保護回
路を提供する。 【構成】 半導体回路を含む負荷に供給する電源に発生
するラッチアップ現象を検出してラッチアップ検出信号
を発生するラッチアップ検出手段２と、前記ラッチアッ
プ検出信号に応じて前記負荷に供給される出力電圧を制
御する電圧制御手段３、４とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路を含む負荷
に発生するラッチアップ現象により当該負荷が破壊する
のを防止するラッチアップ保護回路に関する。
に発生するラッチアップ現象により当該負荷が破壊する
のを防止するラッチアップ保護回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ ＩＣ等の半導体回路で入出力
端子に過大な雑音とか過渡電圧が加わったり、電源ある
いはアース電位を急激に変動させたり、または雑音を重
畳されると、半導体回路の電源と接地間に異常電流が流
れ、外部からの信号を切ってもその異常電流が引き続き
流れるラッチアップ現象が発生する。
端子に過大な雑音とか過渡電圧が加わったり、電源ある
いはアース電位を急激に変動させたり、または雑音を重
畳されると、半導体回路の電源と接地間に異常電流が流
れ、外部からの信号を切ってもその異常電流が引き続き
流れるラッチアップ現象が発生する。
【０００３】
【発明が解決しようとする課題】半導体回路にラッチア
ップ現象が発生した場合には、一旦電源を切って再び電
源を投入しなければ正常動作に戻すことはできなかっ
た。したがって、ＲＡＭ等の不揮発性のメモリに記憶さ
れていたデータ等は失われてしまう。また、ラッチアッ
プ現象の発見が遅れて、電源を切るのが遅くなった場合
には、半導体回路や電源回路等を破壊するおそれがあっ
た。
ップ現象が発生した場合には、一旦電源を切って再び電
源を投入しなければ正常動作に戻すことはできなかっ
た。したがって、ＲＡＭ等の不揮発性のメモリに記憶さ
れていたデータ等は失われてしまう。また、ラッチアッ
プ現象の発見が遅れて、電源を切るのが遅くなった場合
には、半導体回路や電源回路等を破壊するおそれがあっ
た。
【０００４】本発明はかかる従来の問題を解決するもの
であり、ラッチアップ現象が発生した場合でも、正常動
作を維持することのできる優れたラッチアップ保護回路
を提供することを目的とする。
であり、ラッチアップ現象が発生した場合でも、正常動
作を維持することのできる優れたラッチアップ保護回路
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体回路を含む負荷に供給する電源に発
生するラッチアップ現象を検出してラッチアップ検出信
号を発生するラッチアップ検出手段と、前記ラッチアッ
プ検出信号に応じて前記負荷に供給される出力電圧を制
御する電圧制御手段とを備えた。
するために、半導体回路を含む負荷に供給する電源に発
生するラッチアップ現象を検出してラッチアップ検出信
号を発生するラッチアップ検出手段と、前記ラッチアッ
プ検出信号に応じて前記負荷に供給される出力電圧を制
御する電圧制御手段とを備えた。
【０００６】
【作用】本発明は、電源にラッチアップ現象が発生した
ときは、負荷に供給されている電圧を制御することによ
り、負荷及び電源回路を保護する。
ときは、負荷に供給されている電圧を制御することによ
り、負荷及び電源回路を保護する。
【０００７】
【実施例】以下、本発明の実施例について図を参照して
説明する。
説明する。
【０００８】図１は本発明の実施例の概略構成を示すブ
ロック図である。図１において、１は電源を供給する電
源入力端子、２は発生するラッチアップ現象により電源
ラインに流れる過電流すなわち異常電流を検出してラッ
チアップ検出信号を発生するラッチアップ検出手段とし
ての過電流検出回路である。３は過電流検出回路２から
のラッチアップ検出信号によりアクティブとなり一定時
間後にノンアクティブとなる制御信号を発生するタイマ
回路、４はタイマ回路３からの制御信号に応じて負荷５
に供給される出力電圧を制御して負荷及び端子１に電源
を供給する電源回路等（図示せず）を保護する電圧制御
回路である。タイマ回路３及び電圧制御回路４により電
圧制御手段を構成する。
ロック図である。図１において、１は電源を供給する電
源入力端子、２は発生するラッチアップ現象により電源
ラインに流れる過電流すなわち異常電流を検出してラッ
チアップ検出信号を発生するラッチアップ検出手段とし
ての過電流検出回路である。３は過電流検出回路２から
のラッチアップ検出信号によりアクティブとなり一定時
間後にノンアクティブとなる制御信号を発生するタイマ
回路、４はタイマ回路３からの制御信号に応じて負荷５
に供給される出力電圧を制御して負荷及び端子１に電源
を供給する電源回路等（図示せず）を保護する電圧制御
回路である。タイマ回路３及び電圧制御回路４により電
圧制御手段を構成する。
【０００９】図２はラッチアップ保護回路の例を示す回
路図である。図２において、１１は１２Ｖの直流電圧の
供給を受ける入力端子、１２及び１３は入力される２つ
の電圧を比較してハイレベル又はローレベルの電圧を出
力するコンパレータである。１４はコンパレータ１３か
ら出力される電圧がローレベルのときにオンとなるトラ
ンジスタ回路である。１５は１２Ｖの電圧を５Ｖの定電
圧の出力電圧に変換する出力トランジスタである。１６
は出力電圧を所定比に分圧して、出力電圧に比例する電
圧を検出することにより、当該出力電圧の変動を検出
し、トランジスタ１５のベースにそのフィードバック信
号を与える出力電圧変動検出回路である。１７は図示せ
ぬ負荷に出力電圧を供給する出力端子である。
路図である。図２において、１１は１２Ｖの直流電圧の
供給を受ける入力端子、１２及び１３は入力される２つ
の電圧を比較してハイレベル又はローレベルの電圧を出
力するコンパレータである。１４はコンパレータ１３か
ら出力される電圧がローレベルのときにオンとなるトラ
ンジスタ回路である。１５は１２Ｖの電圧を５Ｖの定電
圧の出力電圧に変換する出力トランジスタである。１６
は出力電圧を所定比に分圧して、出力電圧に比例する電
圧を検出することにより、当該出力電圧の変動を検出
し、トランジスタ１５のベースにそのフィードバック信
号を与える出力電圧変動検出回路である。１７は図示せ
ぬ負荷に出力電圧を供給する出力端子である。
【００１０】抵抗Ｒ１は電源ラインに直列に挿入された
抵抗であり、負荷に流れる電流に応じた電位降下が生じ
る。抵抗Ｒ２及びＲ３は入力端子１１からの１２Ｖの電
圧を分圧して、コンパレータ１２及び１３のマイナス入
力に供給する基準電圧を生成する分圧回路である。ま
た、抵抗Ｒ４及びＲ５は抵抗Ｒ１の負荷側の電圧すなわ
ち電位降下が生じた電圧を分圧して、コンパレータ１２
のプラス入力に供給する電圧（この電圧を検出電圧とい
う）を生成する分圧回路である。なお、正常動作中にお
いては、検出電圧は基準電圧よりも大きく設定されてい
て、コンパレータ１２の出力はハイレベルとなってい
る。
抵抗であり、負荷に流れる電流に応じた電位降下が生じ
る。抵抗Ｒ２及びＲ３は入力端子１１からの１２Ｖの電
圧を分圧して、コンパレータ１２及び１３のマイナス入
力に供給する基準電圧を生成する分圧回路である。ま
た、抵抗Ｒ４及びＲ５は抵抗Ｒ１の負荷側の電圧すなわ
ち電位降下が生じた電圧を分圧して、コンパレータ１２
のプラス入力に供給する電圧（この電圧を検出電圧とい
う）を生成する分圧回路である。なお、正常動作中にお
いては、検出電圧は基準電圧よりも大きく設定されてい
て、コンパレータ１２の出力はハイレベルとなってい
る。
【００１１】抵抗Ｒ６及びコンデンサＣ１は積分回路で
あり、ダイオードＤ１はそのカソードがアノードよりも
低い電位のときにオンとなり、コンデンサＣ１に充電さ
れた電荷を瞬時に放電するファーストアタック用のダイ
オードである。すなわちこの積分回路はファーストアタ
ック・スローリリースの信号処理を行う。この積分回路
及びコンパレータ１３によりタイマ回路を構成する。ダ
イオードＤ２及び抵抗Ｒ７はトランジスタ回路１４がオ
ンとなるときに、１２Ｖの電源電圧を出力電圧変動検出
回路１６に供給する。抵抗Ｒ８及びＲ９は５Ｖの出力電
圧を分圧し、出力電圧に比例する電圧を生成して出力電
圧変動検出回路１６に供給する分圧回路である。
あり、ダイオードＤ１はそのカソードがアノードよりも
低い電位のときにオンとなり、コンデンサＣ１に充電さ
れた電荷を瞬時に放電するファーストアタック用のダイ
オードである。すなわちこの積分回路はファーストアタ
ック・スローリリースの信号処理を行う。この積分回路
及びコンパレータ１３によりタイマ回路を構成する。ダ
イオードＤ２及び抵抗Ｒ７はトランジスタ回路１４がオ
ンとなるときに、１２Ｖの電源電圧を出力電圧変動検出
回路１６に供給する。抵抗Ｒ８及びＲ９は５Ｖの出力電
圧を分圧し、出力電圧に比例する電圧を生成して出力電
圧変動検出回路１６に供給する分圧回路である。
【００１２】次に、図２の回路の動作について図３を参
照して説明する。図３は図２の回路の各部における信号
の波形図である。図３（ａ）は負荷にラッチアップ現象
が生じた場合に、電源ラインａ´に流れる過電流の電流
波形を示す図である。ラッチアップ現象によりこのよう
な過電流が流れると、抵抗Ｒ１の負荷側の一端には、図
３（ａ）の波形と逆方向に急激な電位降下が発生する。
従って、検出電圧が基準電圧よりも小さくなって、コン
パレータ１２の出力はその間ローレベルとなる。図３
（ｂ）はコンパレータ１２の出力の電圧波形である。す
なわち、図３（ａ）において、電源ラインａ´に流れる
電流値が、予め設定したスレッショルド電流値Ｉthを超
えると、その超えた期間コンパレータ１２の出力がロー
レベルとなる。
照して説明する。図３は図２の回路の各部における信号
の波形図である。図３（ａ）は負荷にラッチアップ現象
が生じた場合に、電源ラインａ´に流れる過電流の電流
波形を示す図である。ラッチアップ現象によりこのよう
な過電流が流れると、抵抗Ｒ１の負荷側の一端には、図
３（ａ）の波形と逆方向に急激な電位降下が発生する。
従って、検出電圧が基準電圧よりも小さくなって、コン
パレータ１２の出力はその間ローレベルとなる。図３
（ｂ）はコンパレータ１２の出力の電圧波形である。す
なわち、図３（ａ）において、電源ラインａ´に流れる
電流値が、予め設定したスレッショルド電流値Ｉthを超
えると、その超えた期間コンパレータ１２の出力がロー
レベルとなる。
【００１３】その結果、ファーストアタック・スローリ
リースの積分回路の放電動作が瞬時に行われ、コンパレ
ータ１３のプラス入力がローレベルとなる。従って、コ
ンパレータ１３の出力はローレベルとなりトランジスタ
回路１４がオンとなる。すると１２Ｖの直流電圧が抵抗
Ｒ８及びＲ９の接続点すなわち出力電圧変動検出回路１
６の入力に印加され、その出力が急激に高くなる。従っ
て、トランジスタ１５がオフとなり、端子１７からの出
力電圧が０Ｖとなる。
リースの積分回路の放電動作が瞬時に行われ、コンパレ
ータ１３のプラス入力がローレベルとなる。従って、コ
ンパレータ１３の出力はローレベルとなりトランジスタ
回路１４がオンとなる。すると１２Ｖの直流電圧が抵抗
Ｒ８及びＲ９の接続点すなわち出力電圧変動検出回路１
６の入力に印加され、その出力が急激に高くなる。従っ
て、トランジスタ１５がオフとなり、端子１７からの出
力電圧が０Ｖとなる。
【００１４】その後、電源ラインａ´に流れる電流値が
スレッショルド電流値Ｉth以下になると、コンパレータ
１２の出力（図２のｂ）が反転してハイレベルとなる。
その結果、コンデンサＣ１に充電電流が流れる。この場
合には、ダイオードＤ１がオフとなっているので、抵抗
Ｒ６の抵抗値及びコンデンサＣ１の容量値からなる時定
数により、コンデンサＣ１の電圧すなわちコンパレータ
１３のプラス入力は緩やかに上昇する。このプラス入力
がマイナス入力すなわち基準電圧を超えると、コンパレ
ータ１３の出力（図２のｃ）が反転してハイレベルとな
る。図３（ｃ）はコンパレータ１３の出力の電圧波形で
ある。
スレッショルド電流値Ｉth以下になると、コンパレータ
１２の出力（図２のｂ）が反転してハイレベルとなる。
その結果、コンデンサＣ１に充電電流が流れる。この場
合には、ダイオードＤ１がオフとなっているので、抵抗
Ｒ６の抵抗値及びコンデンサＣ１の容量値からなる時定
数により、コンデンサＣ１の電圧すなわちコンパレータ
１３のプラス入力は緩やかに上昇する。このプラス入力
がマイナス入力すなわち基準電圧を超えると、コンパレ
ータ１３の出力（図２のｃ）が反転してハイレベルとな
る。図３（ｃ）はコンパレータ１３の出力の電圧波形で
ある。
【００１５】コンパレータ１３の出力がローレベルの期
間はトランジスタ回路１４がオン状態を継続するので、
その期間はハイレベルの制御信号が出力電圧変動検出回
路１６に供給され、トランジスタ１５のコレクタからの
出力電圧が０Ｖを維持する。図３（ｄ）にトランジスタ
１５のコレクタすなわち出力端子１７の電圧波形を示
す。
間はトランジスタ回路１４がオン状態を継続するので、
その期間はハイレベルの制御信号が出力電圧変動検出回
路１６に供給され、トランジスタ１５のコレクタからの
出力電圧が０Ｖを維持する。図３（ｄ）にトランジスタ
１５のコレクタすなわち出力端子１７の電圧波形を示
す。
【００１６】このように、ラッチアップ現象が発生した
ときから一定期間は、負荷に流れる電流が遮断されるの
で、過電流により負荷及び電源回路等が破壊するのを防
止することができる。
ときから一定期間は、負荷に流れる電流が遮断されるの
で、過電流により負荷及び電源回路等が破壊するのを防
止することができる。
【００１７】なお、上記実施例においては、ラッチアッ
プ現象を検出したときは、負荷に供給する電源を遮断す
るようにしたが、負荷及び電源回路等が破壊しない程度
の低い電圧を供給するような制御を行っても良い。ま
た、入力電圧及び出力電圧も１２Ｖ及び５Ｖに限定する
こともない。さらに、タイマ回路の構成も上記実施例に
限ることなく、モノマルチ等の遅延回路で構成すること
もできる。
プ現象を検出したときは、負荷に供給する電源を遮断す
るようにしたが、負荷及び電源回路等が破壊しない程度
の低い電圧を供給するような制御を行っても良い。ま
た、入力電圧及び出力電圧も１２Ｖ及び５Ｖに限定する
こともない。さらに、タイマ回路の構成も上記実施例に
限ることなく、モノマルチ等の遅延回路で構成すること
もできる。
【００１８】
【発明の効果】上記実施例から明らかなように、本発明
によれば、ラッチアップ現象を検出するラッチアップ検
出手段と、ラッチアップ検出信号に応じて負荷に供給さ
れる出力電圧を制御する電圧制御手段とを備えることに
より、ラッチアップ現象が発生した場合でも、負荷及び
電源回路等を破壊から回避させ、回路の正常動作を維持
することができる。
によれば、ラッチアップ現象を検出するラッチアップ検
出手段と、ラッチアップ検出信号に応じて負荷に供給さ
れる出力電圧を制御する電圧制御手段とを備えることに
より、ラッチアップ現象が発生した場合でも、負荷及び
電源回路等を破壊から回避させ、回路の正常動作を維持
することができる。
【図１】本発明のラッチアップ保護回路の実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１のラッチアップ保護回路の具体例を示す回
路図である。
路図である。
【図３】図２の回路の各部における信号の波形図であ
る。
る。
２ 過電流検出回路（ラッチアップ検出手段） ３ タイマ回路（電圧制御手段） ４ 電圧制御回路（電圧制御手段） ５ 負荷
Claims (8)
- 【請求項１】 半導体回路を含む負荷に供給する電源に
発生するラッチアップ現象を検出してラッチアップ検出
信号を発生するラッチアップ検出手段と、前記ラッチア
ップ検出信号に応じて前記負荷に供給される出力電圧を
制御する電圧制御手段とを備えたラッチアップ保護回
路。 - 【請求項２】 請求項１において、前記ラッチアップ検
出手段は、当該供給された電源に流れる通常の電流値か
ら所定値上昇したときに前記ラッチアップ検出信号を発
生することを特徴とするラッチアップ保護回路。 - 【請求項３】 請求項２において、負荷に供給する電源
ラインに直列に挿入された抵抗の両端の電圧をそれぞれ
分圧して基準電圧及び検出電圧を生成する分圧回路と、
前記基準電圧及び検出電圧を比較するコンパレータを有
し、当該コンパレータの出力電圧を前記ラッチアップ検
出信号とすることを特徴とするラッチアップ保護回路。 - 【請求項４】 請求項１において、前記電圧制御手段
は、前記ラッチアップ検出信号に応じて当該負荷への出
力電圧の供給を停止することを特徴とするラッチアップ
保護回路。 - 【請求項５】 請求項１において、前記電圧制御手段
は、前記ラッチアップ検出信号を受けないときは、前記
負荷に供給する出力電圧を定電圧に制御し、前記ラッチ
アップ検出信号に応じて当該負荷への出力電圧の供給を
停止する安定化回路を有することを特徴とするラッチア
ップ保護回路。 - 【請求項６】 請求項１において、前記電圧制御手段
は、前記ラッチアップ検出信号の発生から一定時間制御
信号を発生するタイマ回路を有し、当該制御信号に応じ
て前記出力電圧の供給を停止することを特徴とするラッ
チアップ保護回路。 - 【請求項７】 請求項６において、前記タイマ回路は、
前記ラッチアップ検出信号に応じてファーストアタック
・スローリリースの信号処理を行う積分回路と、この積
分回路の出力電圧と所定の基準電圧とを比較して前記制
御信号を発生するコンパレータとを有することを特徴と
するラッチアップ保護回路。 - 【請求項８】 請求項１において、前記電圧制御手段
は、前記負荷に供給される出力電圧に比例する電圧と所
定の基準電圧とを比較して前記出力電圧を定電圧に制御
する手段と、前記ラッチアップ検出信号に応じて一定時
間だけ前記比例する電圧に所定の電圧を加算する手段と
を備えたことを特徴とするラッチアップ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046501A JPH07234799A (ja) | 1994-02-22 | 1994-02-22 | ラッチアップ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046501A JPH07234799A (ja) | 1994-02-22 | 1994-02-22 | ラッチアップ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07234799A true JPH07234799A (ja) | 1995-09-05 |
Family
ID=12748994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6046501A Pending JPH07234799A (ja) | 1994-02-22 | 1994-02-22 | ラッチアップ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07234799A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190424A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体集積回路装置 |
| DE102005059795A1 (de) * | 2005-12-14 | 2007-06-28 | Siemens Ag | Vorrichtung und Verfahren zur Inbetriebnahme von Baugruppen |
-
1994
- 1994-02-22 JP JP6046501A patent/JPH07234799A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190424A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体集積回路装置 |
| US7274616B2 (en) | 2005-01-07 | 2007-09-25 | Nec Electronics Corporation | Integrated circuit apparatus |
| DE102005059795A1 (de) * | 2005-12-14 | 2007-06-28 | Siemens Ag | Vorrichtung und Verfahren zur Inbetriebnahme von Baugruppen |
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