KR920004986Y1 - 리세트 겸용 워치도그회로 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 고안에 따른 회로도.
제 2 도는 제 1 도중 각부의 동작파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기준전압 발생부 20 : 미분회로
30 : 오동작 제어부 40 : 마이컴
R-R6 : 저항 ZD1 : 제너다이오드
D1 : 다이오드 U1 : 비교기
C1-C4 : 캐패시터
본 고안은 마이컴의 리세트 겸용 워치도그(Watch dog) 타이머 회로에 관한 것으로 특히 마이컴의 초기 리세트 및 이상상태 발생시 마이컴의 오동작을 감지하여 연속적인 오동작을 방지할 수 있는 리세트겸용 워치도그회로에 관한 것이다.
종래에는 전원온시 리세트 회로에 의하여 마이콤이 초기 리세트되어 마이콤 동작을 행하고 마이콤 동작시 워치도그 회로가 동작하여 마이콤에서부터 신호가 주기적으로 나오면 마이콤이 정상동작으로 판단하고 그렇지 않을 경우 오동작으로 판단하여 마이콤을 리세트(reset)시켜주는 리세트(reset) 및 워치도그(Watch dog)회로가 따로 구성되어 있다. 그러므로 노이즈가 인가되거나 전원오프시에 워치도그 회로가 동작하여 불필요한 리세트신호가 걸리게 되며 하드웨어가 복잡한 문제점이 있었다.
따라서 본 고안의 목적은 마이콤을 초기리세트시켜 이상상태 발생시 마이컴이 연속적으로 오동작하는 것을 방지하기 위한 리세트 겸용 워치도그 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 고안은 제너다이오드(ZD1)과 저항(R1)을 사용하여 기준전압을 발생하는 기준전압 발생회로와 저항(R2-R3)의 정궤환 증폭부 및 저항(R6) 캐패시터(C3)에 의한 충방전부를 갖는 비교기를 사용하여 전원온시 리세트(Reset) 펄스가 캐패시터(C2) 및 저항(R5)에서 미분펄스가 공급되지 않을 때 발진파형을 발생시켜 리세트(Reset)시키는 회로와, 제너다이오드(ZD1)을 사용하여 전원오프시 리세트가 되지 않도록 하는 회로로 구성된다.
이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.
저항(R1) 캐패시터(C1) 제너다이오드(ZD1)로 구성되어 소정의 기준전압을 발생하는 기준전압 발생부(10)와, 저항(R2-R6) 캐패시터(C3-C4) 다이오드(D1) 비교기(U1)으로 구성되어 상기 기준전압 발생부(10)의 출력전압을 입력하여 정궤환 전압과 충방전 전압을 비교하여 이상동작 발생시 리세트시키는 오동작 제어부(30)와, 상기 오동작 제어부(30)의 출력신호에 따라 클럭펄스를 발생시키는 마이컴(40)과, 캐패시터(C2) 저항(R5)로 구성되어 상기 마이컴(40)의 출력신호를 입력하여 미분펄스를 발생하는 미분회로(20)로 구성된다.
제 2 도는 제 1 도중 각부의 동작파형도록서 상기 구성에 의거 본 고안의 일 실시예를 제 1-2 도를 참조하여 설명한다.
전원온시에는 제너다이오드(ZD1)의 전압이 저항(R1) 및 캐패시터(C1)에 의한 라인(A)을 통해 제 2a 도와 같은 일정전압이 출력하게 된다. 또한 저항(R3-R4)를 통한 전압이 비교기(U1)의 비반전(+)에 입력되며 저항(R6) 및 캐패시터(C3)에 의해 시정수(T=R6,C3)를 가지고 충전되는 전압이 상기 비교기(U1)의 반전단(-)으로 입력된다.
저항(R6) 및 캐패시터(C3)에 의한 시정수를 가지고 충전되는 D점의 전압에 비해 B점의 전압이 높게 되므로 상기 비교기(U1)는 최초 제 2b 도와 같이 "하이"신호를 출력하게 된다. 그러나 저항(R6) 및 캐패시터(C3)의 시정수에 의한 전압충전에 의하여 D점의 전압이 B점의 전위보다 높게 될 때 상기 비교기(U1)는 제 2b 도와 같이 로우신호를 출력하게 된다.
이로 인해 상기 비교기(U1)의 출력신호가 마이컴(40)의 리세트(Reset)단을 리세트시키면 상기 마이컴(40)이 동작을 수행한다.
상기 마이컴이 동작을 수행하게 되면 출력포트(P1)로 제 2c 도와 같은 펄수를 발생한다. 상기 마이컴의 출력포트(P1)으로 출력된 펄스는 캐패시터(C2) 및 저항(R5)로 구성된 미분회로(20)에 의해 제 2d 도와 같은 미분펄스를 발생하여 라인(C)로 출력한다. 상기 미분회로(20)에 의해 발생된 미분펄스는 다이오드(D1)에 의해 음전위 파형은 통과시키지 못하고 양전위의 펄스를 통과시켜 제 2e 도와 같은 펄스를 출력하게 된다. 이때 상기 기준전압 발생부(10)에서 발생된 기준전압이 저항(R2-R3)에 의해 분배되어 B점에 제 2f 도와 같은 소정전압이 걸리게 된다. 상기 B점에 걸린 소정전압이 VB라면 VB=X VA=(VCC-VZD)가 된다.
그러므로 상기 비교기(U1)에서 초기 리세트된 후 비교기 출력단(O)은 "로우"상태이므로 VB는 일정한 전위를 형성하고 있으며 다이오드 D1을 거친 D점의 전위는 제 2e 도와 같이 VD는 높은 전위를 형성하여 상기 비교기(U1)의 출력은 "로우"상태가 된다.
이때 D점의 전압은 캐패시터(C3)와 저항(R6)에 의하여 시정수 T=R6XC3의 값을 가지고 상기 비교기(U1)의 출력단(O)으로 방전을 시작한다. 이때 시정수(T)는 매우 커서 방전시간이 오래 걸리므로 완만한 방전을 하게 된다.
상기 저항(R6) 및 캐패시터(C3)에 의한 방전전압(VD)이 VB의 전위보다 낮아지기 전에 마이컴(40)의 출력포트(P1)로 펄스가 출력되어 VB의 전위가 낮아지기 전에 다시 펄스가 입력되므로 D점은 제 2e 도와 같이 VB이하로 내려가지 않게 되므로 비교기(U1)의 출력(O)의 전위 제 2a 도와 같이 계속 "로우"상태가 유지된다.
그러나 이상 상태가 발생하였을 경우에는 마이컴(40)의 포트(P1)로 출력된 제 2g 도와 같은 출력펄스는 계속적인 펄스를 발생하지 못하게 된다. 상기 마이컴(40)의 출력펄스는 캐패시터(C2)와 저항(R5)으로 구성된 미분회로(20)에 의하여 미분펄스를 형성하고 펄스가 인가되진 않을 경우 음전위에서 미분펄스가 제 2h 도와 같은 펄스가 발생하게 된다.
상기 미분회로(20)은 다이오드(D1)을 통해 제 2e 도와 같이 일정한 펄스가 들어올 경우 VB전위 이하로 내려가기 전에 다시 펄스가 인가되지만 VB전위 이하로 방전되기 전까지 펄스가 들어오지 않으면 D점의 전위는 계속 방전하여 제 2i 도와 같이 VB전위 이하로 내려가게 된다.
상기 VB의 제 2j 도와 같은 전압보다 D점의 전위가 낮아지면 상기 비교기(U1)의 출력단(O)이 "하이"로 출력된다.
상기 비교기(U1)의 출력단(O)이 하이상태가 될 때 마이콤은 리세트된다.
상기 비교기(U1)의 출력이 "하이"가 되면 상기 비교기(U1)의 출력단(O)의 전위는 저항(R6)과 캐패시터(C3)를 통하여 충전을 시작한다. 이때 D점의 전위가 VB의 전위보다 높게 되면 비교기의 출력은 다시 "로우"로 되고 리세트된 마이콤(40)은 포트(P1)로 제 2g 도와 같은 펄스를 발생하게 되어 초기전원투입과 같은 초기화 마이콤(40)의 동작을 수행한다.
이때 이상동작에 의하여 마이컴(40)의 포트(P1)으로 펄스가 발생하지 않을 경우 저항(R6)가 캐패시터(C3)에 의하여 D점의 전위는 충,방전을 계속함으로 제 2k 도와 같은 펄스가 발생되어 마이콤(40)은 계속 리세트(Reset)가 된다.
상술한 바와 같이 마이컴을 초기리세트시켜 이상상태 발생시 오동작을 감지하여 연속적인 오동작을 방지하여 제품의 신뢰성을 기할 수 있으며 회로를 간소화시킬 수 있는 이점이 있다.
Claims (2)
- 리세트겸용 워치도그 타이머 회로에 있어서, 소정의 기준전압을 발생하는 발생부(10)와, 마이컴(40)에서 발생되는 펄스를 입력하여 미분펄스를 출력하는 미분회로(20)와, 상기 기준전압 발생부(10)의 기준전압과 미분동작회로(20)에서 출력된 미분펄스를 입력하여 초기 리세트 신호를 발생하고 이상동작 제어신호를 발생하는 오동작 제어부(30)와, 상기 오동작 제어부(30)의 제어신호에 의해 구동되어 시스템을 제어하고 클럭펄스를 발생하는 마이컴(40)으로 구성됨을 특징으로 하는 회로.
- 제 1 항에 있어서, 오동작 제어부(30)가 상기 기준전압 발생부(10)의 출력전압을 입력하여 정궤환 증폭출력하는 정궤환증폭부(31)와, 상기 미분회로(20)의 출력전압을 입력하여 충방전 전압에 의한 기준전압을 발생하는 충방전부(32)로 구성됨을 특징으로 하는 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019890019912U KR920004986Y1 (ko) | 1989-12-27 | 1989-12-27 | 리세트 겸용 워치도그회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019890019912U KR920004986Y1 (ko) | 1989-12-27 | 1989-12-27 | 리세트 겸용 워치도그회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910012427U KR910012427U (ko) | 1991-07-30 |
| KR920004986Y1 true KR920004986Y1 (ko) | 1992-07-25 |
Family
ID=19293976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019890019912U KR920004986Y1 (ko) | 1989-12-27 | 1989-12-27 | 리세트 겸용 워치도그회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920004986Y1 (ko) |
-
1989
- 1989-12-27 KR KR2019890019912U patent/KR920004986Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910012427U (ko) | 1991-07-30 |
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