JPS6047516A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPS6047516A JPS6047516A JP15576483A JP15576483A JPS6047516A JP S6047516 A JPS6047516 A JP S6047516A JP 15576483 A JP15576483 A JP 15576483A JP 15576483 A JP15576483 A JP 15576483A JP S6047516 A JPS6047516 A JP S6047516A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- circuit
- clock signal
- input terminal
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばマイクロ・コンピュータ等のシステ
ムに用いられるリセット回路に係シ、特に上記リセット
及びリセット解除を確実に行なうように改良したものに
関する。
ムに用いられるリセット回路に係シ、特に上記リセット
及びリセット解除を確実に行なうように改良したものに
関する。
周知のように、モータや機械等を駆動制御する制御シス
テム、例えばマイクロ・コンピュータにあっては、その
制御動作のリセット及びリセット解除を行なうリセット
回路を有しているが、このリセット回路の不完全さが原
因で上記モータや機械等が暴走して事故につながる場合
が多々ある。
テム、例えばマイクロ・コンピュータにあっては、その
制御動作のリセット及びリセット解除を行なうリセット
回路を有しているが、このリセット回路の不完全さが原
因で上記モータや機械等が暴走して事故につながる場合
が多々ある。
第１図は、従来のリセット回路を示すものである。すな
わち、図中符号１１は電源入力端子で、この電源入力端
子１１は、抵抗Ｒ１及びコンデンサＣ１でなる時定数回
路１２を介してマイクロ・コンピュータ１３のリセット
入力端子Ｒに接続されている。つまシ、このリセット回
路は、電源のオン・オフ制御に対応してコンデンサＣ１
を充放電させ、上記リセット入力端子Ｒの電圧レベルを
変化させるようにしてマイクロ・コンピュータ１３のリ
セット及びリセット解除を行ｉうものである。
わち、図中符号１１は電源入力端子で、この電源入力端
子１１は、抵抗Ｒ１及びコンデンサＣ１でなる時定数回
路１２を介してマイクロ・コンピュータ１３のリセット
入力端子Ｒに接続されている。つまシ、このリセット回
路は、電源のオン・オフ制御に対応してコンデンサＣ１
を充放電させ、上記リセット入力端子Ｒの電圧レベルを
変化させるようにしてマイクロ・コンピュータ１３のリ
セット及びリセット解除を行ｉうものである。
このようなリセット回路は、回路構成が簡単であるため
経済的に有利であるが、上記電源のオン・オフを比較的
速い周期で繰返すと時定数回路１２の充放電がそれに追
付かなくなり、上記のようなリセット動作を確実に行な
うことができなくなる。例えば第２図ａに示すように電
源をオン・オフ制御すると、上記時定数回路１２から出
力されるリセット信号Ｖｒは、第２図（ｂ）に示すよう
に、その電圧レベルが電源オン期間Ｔｌで徐々に上昇し
てリセット及びリセット解除全設定スルスレッショール
ドレベルＶｔｈを越えるようになり、時刻ｔ１で上記マ
イクロ・コンピュータ１３のリセットを解除させるよう
にガる。ところが、時刻ｔ２で電源を切シ時刻ｔ３で再
び電源を投入すると、リセット信号■ｒはコンデンサＣ
！の放電によって徐々に下がシ始めるが、電源オフ期間
Ｔ２が短いので上記スレッショールドレベルＶｔｈ以下
には下がらない。このため、マイクロ・コンピュータ１
３は電源オフ期間Ｔ２でリセットされず、正常な動作が
行なわれなくなる危険性が発生し、最悪の場合には、前
述したように制御しているモータや機械等が暴走してシ
ステムを破壊してしまうことに左る。
経済的に有利であるが、上記電源のオン・オフを比較的
速い周期で繰返すと時定数回路１２の充放電がそれに追
付かなくなり、上記のようなリセット動作を確実に行な
うことができなくなる。例えば第２図ａに示すように電
源をオン・オフ制御すると、上記時定数回路１２から出
力されるリセット信号Ｖｒは、第２図（ｂ）に示すよう
に、その電圧レベルが電源オン期間Ｔｌで徐々に上昇し
てリセット及びリセット解除全設定スルスレッショール
ドレベルＶｔｈを越えるようになり、時刻ｔ１で上記マ
イクロ・コンピュータ１３のリセットを解除させるよう
にガる。ところが、時刻ｔ２で電源を切シ時刻ｔ３で再
び電源を投入すると、リセット信号■ｒはコンデンサＣ
！の放電によって徐々に下がシ始めるが、電源オフ期間
Ｔ２が短いので上記スレッショールドレベルＶｔｈ以下
には下がらない。このため、マイクロ・コンピュータ１
３は電源オフ期間Ｔ２でリセットされず、正常な動作が
行なわれなくなる危険性が発生し、最悪の場合には、前
述したように制御しているモータや機械等が暴走してシ
ステムを破壊してしまうことに左る。
この発明は上記のような問題を改善するためになされた
もので、電源のオン・オフを比較的速い周期で繰返した
場合でも安定かつ確実なリセット動作を行ない、しいて
はシステムの安全を確保し得る、極めて良好なリセット
回路を提供することを目的とする。
もので、電源のオン・オフを比較的速い周期で繰返した
場合でも安定かつ確実なリセット動作を行ない、しいて
はシステムの安全を確保し得る、極めて良好なリセット
回路を提供することを目的とする。
すなわち、この発明によるリセット回路は、外部クロッ
ク信号を入力する外部クロック入力端とシステム動作中
の電源電圧安定時に前記外部クロック信月の反転クロッ
ク信号を出力する反転クロック出力端とリセット入力端
とを有するシステムに付加されるもので、このシステム
のリセット入力端の電圧レベルを変化させて前記システ
ムのリセット及びリセット解除を行なうリセット回路に
おいて、前記外部クロック信号と前記反転クロック信号
との位相差が正しいか否かを検出する検出手段と、この
検出手段によって検出される位相差の正否に対応して充
放電を行ない出力レベルを変化させる時定数回路とを具
備し、この時定数回路の出力を前記システムのリセット
入力端に供給して該リセット入力端の電圧レベルを変化
させるよう処してなることを特徴とするものである。
ク信号を入力する外部クロック入力端とシステム動作中
の電源電圧安定時に前記外部クロック信月の反転クロッ
ク信号を出力する反転クロック出力端とリセット入力端
とを有するシステムに付加されるもので、このシステム
のリセット入力端の電圧レベルを変化させて前記システ
ムのリセット及びリセット解除を行なうリセット回路に
おいて、前記外部クロック信号と前記反転クロック信号
との位相差が正しいか否かを検出する検出手段と、この
検出手段によって検出される位相差の正否に対応して充
放電を行ない出力レベルを変化させる時定数回路とを具
備し、この時定数回路の出力を前記システムのリセット
入力端に供給して該リセット入力端の電圧レベルを変化
させるよう処してなることを特徴とするものである。
以下、図面を参照してこの発明の一実施例を詳細に説明
する。
する。
まず、この発明を適用し得るシステムについて説明する
。すなわち、マイクロ・コンピュータ等の制御システム
は、一般に抵抗、コンデン５− サ或いは水晶発振子を外部に接続するだけで発振回路を
構成することができるようになされている。第３図は、
マイクロ・コンピュータに上記発振回路を構成したもの
を示している。すなわち、図中符号１４はマイクロ・コ
ンピュータで、このマイクロ・コンピュータ１４は内部
にインバータ１４１を内蔵しておシ、このインバータ１
４１に入出力端Ｘｉｎ ｔ Ｘｏｕｔを介して水晶発振
子１５に接続すると共にコンデンサＣ２゜Ｃ３を介して
接地することによシ、発振回路を構成し得るものである
。この場合、上記マイクロ・コンピュータ１４の入出力
端Ｘｉｎ ｓ Ｘｏｕｔは１８０度の位相差を持ってい
ることになる。
。すなわち、マイクロ・コンピュータ等の制御システム
は、一般に抵抗、コンデン５− サ或いは水晶発振子を外部に接続するだけで発振回路を
構成することができるようになされている。第３図は、
マイクロ・コンピュータに上記発振回路を構成したもの
を示している。すなわち、図中符号１４はマイクロ・コ
ンピュータで、このマイクロ・コンピュータ１４は内部
にインバータ１４１を内蔵しておシ、このインバータ１
４１に入出力端Ｘｉｎ ｔ Ｘｏｕｔを介して水晶発振
子１５に接続すると共にコンデンサＣ２゜Ｃ３を介して
接地することによシ、発振回路を構成し得るものである
。この場合、上記マイクロ・コンピュータ１４の入出力
端Ｘｉｎ ｓ Ｘｏｕｔは１８０度の位相差を持ってい
ることになる。
また、このようなマイクロ・コンピュータ１４は、外部
クロ、り信号で動作させる場合には、上記出力端Ｘ。ｕ
ｔを開放させ、入力端Ｘｉｎに外部クロック信号を供給
するようにすればよいものである。
クロ、り信号で動作させる場合には、上記出力端Ｘ。ｕ
ｔを開放させ、入力端Ｘｉｎに外部クロック信号を供給
するようにすればよいものである。
第４図は、上記マイクロ・コンピュータ１４にこの発明
に係るリセット回路を付加したもの６− を示している。す表わち、上記マイクロ・コンピュータ
１４の入力端Ｘｉｎは口承しない外部発振回路に接続さ
れ、外部クロック信号ＣＰが供給されるようにｉされて
いる。この外部発振回路は、電波の投入によって動作す
るもので、上記外部クロック信号ＣＰはその振幅レベル
が電源電圧のレベルに対応して変化されるものである。
に係るリセット回路を付加したもの６− を示している。す表わち、上記マイクロ・コンピュータ
１４の入力端Ｘｉｎは口承しない外部発振回路に接続さ
れ、外部クロック信号ＣＰが供給されるようにｉされて
いる。この外部発振回路は、電波の投入によって動作す
るもので、上記外部クロック信号ＣＰはその振幅レベル
が電源電圧のレベルに対応して変化されるものである。
このようなマイクロ・コンピュータ１４に対して上記リ
セット回路は排他的論理和回路（以下ＥＸ −ＯＲ回路
と略す）１６及び時定数回路１７で構成される。らまり
、上記ＥＸ −ＯＲ回路１６は、各入力端にそれぞれマ
イクロ・コンピュータ１４の入力端Ｘ ｉ ｎ及び出力
端Ｘ。ｕｔが接続さね、出力端が上記時定数回路１７の
入力端Ａに接続されている。この時定数回路１７は、抵
抗Ｒ２１Ｒ３ｊダイオードＤ１及びコンデンサＣ４から
なるもので、抵抗Ｒ２でコンデンサＣ４の充電径路を形
成１７％抵抗Ｒ３及びダイオードＤ１でコンデンサＣ４
の放電径路を形成している。そして、この時定数回路１
７の出力端Ｂはマイクロ・コンピュータ１４のリセット
入力’４Ａ Ｒ，に針続されている。
セット回路は排他的論理和回路（以下ＥＸ −ＯＲ回路
と略す）１６及び時定数回路１７で構成される。らまり
、上記ＥＸ −ＯＲ回路１６は、各入力端にそれぞれマ
イクロ・コンピュータ１４の入力端Ｘ ｉ ｎ及び出力
端Ｘ。ｕｔが接続さね、出力端が上記時定数回路１７の
入力端Ａに接続されている。この時定数回路１７は、抵
抗Ｒ２１Ｒ３ｊダイオードＤ１及びコンデンサＣ４から
なるもので、抵抗Ｒ２でコンデンサＣ４の充電径路を形
成１７％抵抗Ｒ３及びダイオードＤ１でコンデンサＣ４
の放電径路を形成している。そして、この時定数回路１
７の出力端Ｂはマイクロ・コンピュータ１４のリセット
入力’４Ａ Ｒ，に針続されている。
上記のような構成において、以下８１！５図を参照して
その動作を説明する。まず、上記システムに電源が投入
され、外部発振回路に第５図（ａ）に示すように時刻ｔ
１で安定するような電源電圧ｖｒＮが供給されたとする
と、上記外部発振回路から出力される外部クロック信号
ＣＰは上記電源電圧ｖ■Ｎに対応して第５図（ｂ）に示
すように力る。この外部クロック信号ＣＰを入力したマ
イクロ・コンピュータ１４は、出力端Ｘ。ｕｔからその
反転クロック信号ＣＰを出力するが、この反転クロック
信号ＣＰは第５図（ｃ）に示すように上記Ｖ源電圧ＶＩ
Ｎが安定レベルに達するまでタ１部クロック信号ＣＰに
対して遅れて反転出力されることに々る。この遅れは電
源電圧ＶＩＮが安定レベルに近づくにつれて小さくなシ
、時刻ｔ１移は完全になくなるものである。
その動作を説明する。まず、上記システムに電源が投入
され、外部発振回路に第５図（ａ）に示すように時刻ｔ
１で安定するような電源電圧ｖｒＮが供給されたとする
と、上記外部発振回路から出力される外部クロック信号
ＣＰは上記電源電圧ｖ■Ｎに対応して第５図（ｂ）に示
すように力る。この外部クロック信号ＣＰを入力したマ
イクロ・コンピュータ１４は、出力端Ｘ。ｕｔからその
反転クロック信号ＣＰを出力するが、この反転クロック
信号ＣＰは第５図（ｃ）に示すように上記Ｖ源電圧ＶＩ
Ｎが安定レベルに達するまでタ１部クロック信号ＣＰに
対して遅れて反転出力されることに々る。この遅れは電
源電圧ＶＩＮが安定レベルに近づくにつれて小さくなシ
、時刻ｔ１移は完全になくなるものである。
このため、上記外部クロック信号ＣＰ及び反転クロック
信七〇を入力するリセット回路のＥＸ −ＯＲ回路１６
１ｄ、それぞれの排他的論理和をとるので、ｆ！Ｉｆ５
図（ｄ）に示すような電圧信号Ｖ１６を出力する。尚、
とのＥＸ −ＯＲ回路１６の出力端は、上記Ｔ（＜圧信
号Ｖ１６がローレベルのときアース電位と々るもので府
）る。そして、上記電圧信号Ｖ１６を入力した時定数回
路１７け、電圧信号ｖ１６が立」二がっているとき抵抗
Ｒ２を介してコンデンサＣ４を充電し、上記電圧信号ｖ
１６カローレペル（アース電位） ノド＠ コンｆ”ン
サＣ４の充電電圧Ｖｃを抵抗Ｒ３及びダイオードＤ１を
介してＥＸ −ＯＲ回路１６へ放電する。
信七〇を入力するリセット回路のＥＸ −ＯＲ回路１６
１ｄ、それぞれの排他的論理和をとるので、ｆ！Ｉｆ５
図（ｄ）に示すような電圧信号Ｖ１６を出力する。尚、
とのＥＸ −ＯＲ回路１６の出力端は、上記Ｔ（＜圧信
号Ｖ１６がローレベルのときアース電位と々るもので府
）る。そして、上記電圧信号Ｖ１６を入力した時定数回
路１７け、電圧信号ｖ１６が立」二がっているとき抵抗
Ｒ２を介してコンデンサＣ４を充電し、上記電圧信号ｖ
１６カローレペル（アース電位） ノド＠ コンｆ”ン
サＣ４の充電電圧Ｖｃを抵抗Ｒ３及びダイオードＤ１を
介してＥＸ −ＯＲ回路１６へ放電する。
ここで、上記抵抗Ｒ２、Ｒ３はＲ，＞Ｒ１１と設定して
充電時定数が放電時定数より長く々るようにする。これ
によって、時定数回路１７の出力信号、すなわちリセッ
ト信号Ｖｒは１第５図（ｅ）に示すように時刻ｔ１まで
充放電を繰返してその常圧レベルがほとんど上昇してな
いが、時刻ｔ！後後記配電圧信号１６がハイレベルで一
定となると、抵抗Ｒ２及びコンデンサＣ−４による充９
− 電時定数で除々に上荷して時刻ｔ２でマ乏口・コンぎユ
ータ１４のスレッショールドレベルＶｔｈ１４を越工、
マイクロ・コンぎユータ１４のリセットを解除させるよ
うになる。
充電時定数が放電時定数より長く々るようにする。これ
によって、時定数回路１７の出力信号、すなわちリセッ
ト信号Ｖｒは１第５図（ｅ）に示すように時刻ｔ１まで
充放電を繰返してその常圧レベルがほとんど上昇してな
いが、時刻ｔ！後後記配電圧信号１６がハイレベルで一
定となると、抵抗Ｒ２及びコンデンサＣ−４による充９
− 電時定数で除々に上荷して時刻ｔ２でマ乏口・コンぎユ
ータ１４のスレッショールドレベルＶｔｈ１４を越工、
マイクロ・コンぎユータ１４のリセットを解除させるよ
うになる。
また、このリセット回路は、上記電源電圧ＶＩＮが少し
でも下がると上記反転クロック信号ＣＰに位相連れが発
生するので、ＥＸ −ＯＲ回路１６の電圧信号ｖ１６が
パルス波形となって時定数回路１７のコンデンサを計時
に放電させてしまう。このため、上記リセット信号ｖｒ
は、上記スレッショールドレベルｖｔｈ１４以下トナっ
てマイクロ・コンぎエータ１４ｆ、リセツトさせるよう
になる。
でも下がると上記反転クロック信号ＣＰに位相連れが発
生するので、ＥＸ −ＯＲ回路１６の電圧信号ｖ１６が
パルス波形となって時定数回路１７のコンデンサを計時
に放電させてしまう。このため、上記リセット信号ｖｒ
は、上記スレッショールドレベルｖｔｈ１４以下トナっ
てマイクロ・コンぎエータ１４ｆ、リセツトさせるよう
になる。
したがって、上記リセット回路は、電源電圧ＶＩＮの不
安定時にはマイクロ・コンピュータ１４をリセットさせ
ておき、電源電圧ＶＩＩＮが安定し、さらに周辺の状態
が完全に安定してから上記リセットを解除させるので、
電源のオン・オフを比較的速い周期で繰返した場合でも
安定かつ確実表リセット動作を行々うことかできる。
安定時にはマイクロ・コンピュータ１４をリセットさせ
ておき、電源電圧ＶＩＩＮが安定し、さらに周辺の状態
が完全に安定してから上記リセットを解除させるので、
電源のオン・オフを比較的速い周期で繰返した場合でも
安定かつ確実表リセット動作を行々うことかできる。
１０−
そして、システムの安全を確保することができるもので
ある。
ある。
以上のようにこの発明によれば、電源のオン・オフを比
較的速い周期で繰返した場合でも安定かっ碇実なリセッ
ト動作を行ない、しいてはシステムの安全を確保し得る
、極めて良好なリセット回路を提供することができる。
較的速い周期で繰返した場合でも安定かっ碇実なリセッ
ト動作を行ない、しいてはシステムの安全を確保し得る
、極めて良好なリセット回路を提供することができる。
第１図は従来のリセット回路を示すプロ、り回路図、第
２図は上記リセット回路の動作を説明するだめの出力波
形図、第３図乃至第５図はこの発明に係るリセット回路
の一実施例を説明するためのもので、第３図は同実施例
に用いられるマイクロ・コンピュータを説明するための
ブロック回路図、第４図は上記マイクロ・コンピュータ
に上記リセット回路を付加したものを示すブロック回路
図、第５図は上記リセット回路の各主要部の出力波形を
示す波形図である。 １１・・・電、源入力端、子、１２．１７・・・時定数
回路、１．９．１４・・・マイクロ・コンピュータ、１
４１・・・インバータ、１５・・・水晶発振子、１６・
・・排他的論理和（ＥＸ −ＯＲ）回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 １ム 第４図 Ｌ
２図は上記リセット回路の動作を説明するだめの出力波
形図、第３図乃至第５図はこの発明に係るリセット回路
の一実施例を説明するためのもので、第３図は同実施例
に用いられるマイクロ・コンピュータを説明するための
ブロック回路図、第４図は上記マイクロ・コンピュータ
に上記リセット回路を付加したものを示すブロック回路
図、第５図は上記リセット回路の各主要部の出力波形を
示す波形図である。 １１・・・電、源入力端、子、１２．１７・・・時定数
回路、１．９．１４・・・マイクロ・コンピュータ、１
４１・・・インバータ、１５・・・水晶発振子、１６・
・・排他的論理和（ＥＸ −ＯＲ）回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 １ム 第４図 Ｌ
Claims (1)
- 外部クロック信号を入力する外部クロック入力端とシス
テム動作中の電源電圧安定時に前記外部クロック信号の
反転クロック仙骨を出力する反転クロック出力端とリセ
ット入力端とを有するシステムに付加されるもので、こ
のシステムのリセット入力端の電、圧レベルを変化させ
て前記システムのリセット及びリセット解除を行なうリ
セット回路において、前記外部クロック信号と前記反転
クロック信号との位相差が正しいか否かを検出する検出
手段と、この検出手段によって検出される位相差の正否
に対応して充放電を行ない出力レベルを変化させる時定
数回路とを具備し、この時定数回路の出力を前記システ
ムのリセット入力端に供給して該リセット入力端の電圧
レベルを変化させるようにしてなるととを特徴とするリ
セット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15576483A JPS6047516A (ja) | 1983-08-26 | 1983-08-26 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15576483A JPS6047516A (ja) | 1983-08-26 | 1983-08-26 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6047516A true JPS6047516A (ja) | 1985-03-14 |
Family
ID=15612894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15576483A Pending JPS6047516A (ja) | 1983-08-26 | 1983-08-26 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818890A2 (en) * | 1996-07-13 | 1998-01-14 | Plessey Semiconductors Limited | Power on reset circuit |
-
1983
- 1983-08-26 JP JP15576483A patent/JPS6047516A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818890A2 (en) * | 1996-07-13 | 1998-01-14 | Plessey Semiconductors Limited | Power on reset circuit |
| EP0818890A3 (en) * | 1996-07-13 | 1999-11-24 | Mitel Semiconductor Limited | Power on reset circuit |
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