JPS63217823A - リセツト信号発生回路 - Google Patents
リセツト信号発生回路Info
- Publication number
- JPS63217823A JPS63217823A JP5232087A JP5232087A JPS63217823A JP S63217823 A JPS63217823 A JP S63217823A JP 5232087 A JP5232087 A JP 5232087A JP 5232087 A JP5232087 A JP 5232087A JP S63217823 A JPS63217823 A JP S63217823A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power
- reset signal
- counter
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 abstract description 16
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
する。
電源投入時に、誤動作を防ぐためＫＩＪセット信号が必
要な集積回路において、電源投入時のリセット信号発生
回路（以下ＦＯＲ回路と略す）は、従来は、集積回路に
内蔵したコンデンサと抵抗によりバイアス電源（以下Ｖ
ＤＤと略す）の立上りを検出して、この立ちＩりから一
定時間の遅れを持つリセット信号を発生させるか、また
はＦＯＲ回路は特に設定せず、リセットを必要とする箇
所にゲート容量より大きい容量を付加し、ハイレベル又
はロウレベルに初期設定を行なっていた。
要な集積回路において、電源投入時のリセット信号発生
回路（以下ＦＯＲ回路と略す）は、従来は、集積回路に
内蔵したコンデンサと抵抗によりバイアス電源（以下Ｖ
ＤＤと略す）の立上りを検出して、この立ちＩりから一
定時間の遅れを持つリセット信号を発生させるか、また
はＦＯＲ回路は特に設定せず、リセットを必要とする箇
所にゲート容量より大きい容量を付加し、ハイレベル又
はロウレベルに初期設定を行なっていた。
上述した従来のコンデンサと抵抗を内蔵したＦＯＲ回路
は、電源電圧ＶＤＤ波形の立上りが不定であったり、お
そくなったりすると設計が困難でかつコンデンサや抵抗
の占有面積が非常に大きくなるという欠点があった。ま
た、容量等による暫しない程度）を接続する設計工数が
余分に必要とな妙、また容量による面積増加が大きな問
題である。
は、電源電圧ＶＤＤ波形の立上りが不定であったり、お
そくなったりすると設計が困難でかつコンデンサや抵抗
の占有面積が非常に大きくなるという欠点があった。ま
た、容量等による暫しない程度）を接続する設計工数が
余分に必要とな妙、また容量による面積増加が大きな問
題である。
本発明によれば動作開始電圧の高い発振回路と、この発
振回路の出力を受ける電源投入時に自から初期化可能な
カウンター回路とを有するリセット信号発生回路を得る
。
振回路の出力を受ける電源投入時に自から初期化可能な
カウンター回路とを有するリセット信号発生回路を得る
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。発振回路１
の出力信号とカウンター回路２の出力信号とをＮＡＮＤ
ゲート３に接続し、その出力をカウンター回路２のクロ
ック信号としている。カウンター回路２の出力からカウ
ンター回路２に設定された計数値に応じた〃リセットパ
ルスを得る。
の出力信号とカウンター回路２の出力信号とをＮＡＮＤ
ゲート３に接続し、その出力をカウンター回路２のクロ
ック信号としている。カウンター回路２の出力からカウ
ンター回路２に設定された計数値に応じた〃リセットパ
ルスを得る。
電源投入時、第２図に示すように電源電圧が■電位まで
達すると、発振回路１以外の回路２，３が動作を始める
。その時カウンター回路２は、容量等により初期化がさ
れる。続いて第２図の■２電位まで電源電圧が上昇する
と発振回路１が発振し始める。この信号をカウンター回
路２が受けて、あらかじめ設定したカウント数に達する
とＮＡＮＤゲート３によりクロック信号を停止させる。
達すると、発振回路１以外の回路２，３が動作を始める
。その時カウンター回路２は、容量等により初期化がさ
れる。続いて第２図の■２電位まで電源電圧が上昇する
と発振回路１が発振し始める。この信号をカウンター回
路２が受けて、あらかじめ設定したカウント数に達する
とＮＡＮＤゲート３によりクロック信号を停止させる。
この様に、あらかじめ設定したパルス幅（カウンターの
範囲で安定したリセット信号が発生できた。
範囲で安定したリセット信号が発生できた。
回路２０カウント数）のリセット信号を電源波形の立上
り時間に関係なく安定に出力できる。
り時間に関係なく安定に出力できる。
第３図は本発明の他の実施例の回路図である。
発振回路１の出力をカウンター回路２のクロック人力に
つなぎ、カウンター回路２の出力を発振回路１のリセッ
ト信号として帰還する。この実施例ではカウンター回Ｐ
ｓ２の出力がカウンター回路２にあらかじめ設定した計
数値分のパルス幅に達すると、発振回路１自身をリセッ
トする働きがあり、これにより発振が停止する。このパ
ルス幅の出力がリセットパルスとして用いられる。本実
施例によれば発振そのものが停止するので、発振中に生
じる電源間電流を少なくできるという利点がある。
つなぎ、カウンター回路２の出力を発振回路１のリセッ
ト信号として帰還する。この実施例ではカウンター回Ｐ
ｓ２の出力がカウンター回路２にあらかじめ設定した計
数値分のパルス幅に達すると、発振回路１自身をリセッ
トする働きがあり、これにより発振が停止する。このパ
ルス幅の出力がリセットパルスとして用いられる。本実
施例によれば発振そのものが停止するので、発振中に生
じる電源間電流を少なくできるという利点がある。
以上説明したように、本発明は動作開始電圧の高い発振
回路と自から初期化を行なえるカウンター回路とを含む
ことにより、電源投入時の電源波形の立上り時間や集積
回路の規模に関係なく共辿して使用できるという効果が
ある。回路シきユレーシマンの結果、電源波形の立上り
時間１μｓ〜１ｍｓ
回路と自から初期化を行なえるカウンター回路とを含む
ことにより、電源投入時の電源波形の立上り時間や集積
回路の規模に関係なく共辿して使用できるという効果が
ある。回路シきユレーシマンの結果、電源波形の立上り
時間１μｓ〜１ｍｓ
第１図は本発明の一実施例であるリセットパルス発生回
路の回路図である。第２図は電源の立上り波形図である
。第３図は、不発明の他の実施例であるリセットパルス
発生回路の回路図である。 ■・・・・・・発振回路、２・・・・・・カウンター回
路、３・・・・・・ＮＡＮＩ）ゲート。
路の回路図である。第２図は電源の立上り波形図である
。第３図は、不発明の他の実施例であるリセットパルス
発生回路の回路図である。 ■・・・・・・発振回路、２・・・・・・カウンター回
路、３・・・・・・ＮＡＮＩ）ゲート。
Claims (1)
- 発振回路と自から電源投入時にリセットがかかり、動作
が開始する電源電圧が前記発振回路より低いカウンター
回路とを有することを特徴とするリセット信号発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232087A JPS63217823A (ja) | 1987-03-06 | 1987-03-06 | リセツト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232087A JPS63217823A (ja) | 1987-03-06 | 1987-03-06 | リセツト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63217823A true JPS63217823A (ja) | 1988-09-09 |
Family
ID=12911499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232087A Pending JPS63217823A (ja) | 1987-03-06 | 1987-03-06 | リセツト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63217823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141758A (ja) * | 2007-12-07 | 2009-06-25 | Oki Semiconductor Co Ltd | パワーオンリセット回路 |
-
1987
- 1987-03-06 JP JP5232087A patent/JPS63217823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141758A (ja) * | 2007-12-07 | 2009-06-25 | Oki Semiconductor Co Ltd | パワーオンリセット回路 |
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