JP3176296B2 - クロック信号発生回路 - Google Patents
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- 239000003990 capacitor Substances 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータなどのデジタル回路用クロック信号発生回路に関
し、特にデューテイサイクル５０％の矩形クロック信号
を発生するクロック信号発生回路に関する。
ータなどのデジタル回路用クロック信号発生回路に関
し、特にデューテイサイクル５０％の矩形クロック信号
を発生するクロック信号発生回路に関する。
【０００２】
【従来の技術】従来、この種のクロック信号発生回路と
して、図５に示すようなクロック信号発生回路がある。
以下図面により詳細を説明する。
して、図５に示すようなクロック信号発生回路がある。
以下図面により詳細を説明する。
【０００３】図５のクロック信号発生回路は、圧電振動
子を発振源とする発振部５１と、発振安定化検出回路部
５２と、出力バッファ部５３と、発振安定化検出回路用
クロックバッファ部５４と、前記出力バッファ部５３の
出力５３０と、前記発振安定化検出回路部５２の出力５
２０との論理積をとり反転するＮＡＮＤ回路５５より構
成され、前記ＮＡＮＤ回路５５の出力５５０をクロック
出力として、デューティーサイクル５０％の矩形クロッ
ク信号を発生している。ここに、前記出力バッファ部５
３は、発振部５１の発振出力５１０を入力とするＣＭＯ
Ｓインバータ回路で、Ｐ型トランジスタ４とＮ型トラン
ジスタ５とで構成し、また、前記発振安定化検出回路用
クロックバッファ部５４は、前記発振出力５１０を入力
とするＣＭＯＳインバータ回路で、Ｐ型トランジスタ６
５と、Ｎ型トランジスタ７５とで構成しており、前記出
力バッファ部５３のＣＭＯＳインバータのしきい値Ｖｔ
５３は前記発振部５１の出力バッファのしきい値と同じ
値で、電源電圧値Ｖｄｄの２分の１近辺の電圧値に、ま
た、前記発振安定化検出回路用クロックバッファ部５４
のＣＭＯＳインバータのしきい値Ｖｔ５４は前記Ｖｔ５
３の電圧値と電源電圧値Ｖｄｄとの中間近辺の電圧値に
それぞれ設定している。
子を発振源とする発振部５１と、発振安定化検出回路部
５２と、出力バッファ部５３と、発振安定化検出回路用
クロックバッファ部５４と、前記出力バッファ部５３の
出力５３０と、前記発振安定化検出回路部５２の出力５
２０との論理積をとり反転するＮＡＮＤ回路５５より構
成され、前記ＮＡＮＤ回路５５の出力５５０をクロック
出力として、デューティーサイクル５０％の矩形クロッ
ク信号を発生している。ここに、前記出力バッファ部５
３は、発振部５１の発振出力５１０を入力とするＣＭＯ
Ｓインバータ回路で、Ｐ型トランジスタ４とＮ型トラン
ジスタ５とで構成し、また、前記発振安定化検出回路用
クロックバッファ部５４は、前記発振出力５１０を入力
とするＣＭＯＳインバータ回路で、Ｐ型トランジスタ６
５と、Ｎ型トランジスタ７５とで構成しており、前記出
力バッファ部５３のＣＭＯＳインバータのしきい値Ｖｔ
５３は前記発振部５１の出力バッファのしきい値と同じ
値で、電源電圧値Ｖｄｄの２分の１近辺の電圧値に、ま
た、前記発振安定化検出回路用クロックバッファ部５４
のＣＭＯＳインバータのしきい値Ｖｔ５４は前記Ｖｔ５
３の電圧値と電源電圧値Ｖｄｄとの中間近辺の電圧値に
それぞれ設定している。
【０００４】図６は、図５の従来のクロック信号発生回
路の各部の信号波形を示したもので、以下、図６を参照
しつつ従来のクロック信号発生回路の動作について説明
する。まず最初に、発振開始信号１００をＬレベルから
Ｈレベルにする（能動にする）と、発振部５１の発振が
開始するが、当初は発振が安定せず、発振が安定するま
では電源電圧値Ｖｄｄの２分の１の電圧値近辺を中心に
して徐々に発振が成長し、安定化していく。このとき、
信号５４０は図のような波形となり、発振安定化検出回
路部５２ではこのクロック信号５４０が３個入力した時
点で出力信号５２０を能動にする（具体的には図のよう
に、ＬレベルからＨレベルにする）。ＮＡＮＤ回路５５
はこの信号を受けて、出力バッファ部５３の出力信号５
３０をクロック信号出力５５０に出力する。
路の各部の信号波形を示したもので、以下、図６を参照
しつつ従来のクロック信号発生回路の動作について説明
する。まず最初に、発振開始信号１００をＬレベルから
Ｈレベルにする（能動にする）と、発振部５１の発振が
開始するが、当初は発振が安定せず、発振が安定するま
では電源電圧値Ｖｄｄの２分の１の電圧値近辺を中心に
して徐々に発振が成長し、安定化していく。このとき、
信号５４０は図のような波形となり、発振安定化検出回
路部５２ではこのクロック信号５４０が３個入力した時
点で出力信号５２０を能動にする（具体的には図のよう
に、ＬレベルからＨレベルにする）。ＮＡＮＤ回路５５
はこの信号を受けて、出力バッファ部５３の出力信号５
３０をクロック信号出力５５０に出力する。
【０００５】以上のようにして、発振開始直後の発振不
安定時の雑音を除去するようにしてデューティーサイク
ル５０％のクロック信号を得るようにしている。
安定時の雑音を除去するようにしてデューティーサイク
ル５０％のクロック信号を得るようにしている。
【０００６】
【発明が解決しようとする課題】この従来の、クロック
信号発生回路では、発振安定化検出回路用クロックバッ
ファ部５４と、出力バッファ部５３の両方でクロック信
号を生成しており、特に、発振が安定化した後にも、発
振安定化検出回路用クロック信号５４０は継続して発生
しているので、デューティーサイクル５０％のクロック
信号に対して雑音となりやすいという欠点があった。
信号発生回路では、発振安定化検出回路用クロックバッ
ファ部５４と、出力バッファ部５３の両方でクロック信
号を生成しており、特に、発振が安定化した後にも、発
振安定化検出回路用クロック信号５４０は継続して発生
しているので、デューティーサイクル５０％のクロック
信号に対して雑音となりやすいという欠点があった。
【０００７】
【課題を解決するための手段】本発明のクロック信号発
生回路は、圧電振動子を発振源とする発振部と、前記発
振部の発振出力電圧値が第１のしきい値を越えた回数が
所定の回数となった時、発振出力が安定したことを検出
して検出信号を出力する発振安定化検出回路部と、前記
検出信号が非能動のときには前記第１のしきい値に、前
記検出信号が能動のときには第２のしきい値に、前記検
出信号によりバッファ回路のしきい値を切り換えるよう
にして、クロック信号を生成するようにした出力バッフ
ァ部と、前記発振安定化検出回路の検出信号により前記
クロック信号を能動／非能動として出力するようにした
制御回路とを備えたクロック信号発生回路において、前
記発振安定化検出回路部は、検出用クロック信号を入力
する第１のインバータと、前記第１のインバータの出力
を入力する第２のインバータと、前記第１及び第２のイ
ンバータの出力信号を各々クロック端子φ・（φの否
定）に入力し、外部から入力される発振開始信号をリセ
ット端子（Ｒの否定）に入力するようにした第１のフリ
ップフロップと、前記第１のフリップフロップのＱ・
（Ｑの否定）出力をクロック端子φ・（φの否定）に入
力し、前記発振開始信号をリセット端子（Ｒの否定）に
入力するようにした第２のフリップフロップと、前記第
１及び第２のフリップフロップの各Ｑ出力の論理積をと
るＡＮＤ回路と、前記ＡＮＤ回路の出力をリセット入力
とし、前記発振開始信号をセット入力として、その出力
を前記検出信号とする、２つのＮＯＲ回路で構成したＲ
Ｓフリップフロップとで構成し、前記出力バッファ部で
生成したクロック信号を前記検出用クロック信号として
入力するようにしている。
生回路は、圧電振動子を発振源とする発振部と、前記発
振部の発振出力電圧値が第１のしきい値を越えた回数が
所定の回数となった時、発振出力が安定したことを検出
して検出信号を出力する発振安定化検出回路部と、前記
検出信号が非能動のときには前記第１のしきい値に、前
記検出信号が能動のときには第２のしきい値に、前記検
出信号によりバッファ回路のしきい値を切り換えるよう
にして、クロック信号を生成するようにした出力バッフ
ァ部と、前記発振安定化検出回路の検出信号により前記
クロック信号を能動／非能動として出力するようにした
制御回路とを備えたクロック信号発生回路において、前
記発振安定化検出回路部は、検出用クロック信号を入力
する第１のインバータと、前記第１のインバータの出力
を入力する第２のインバータと、前記第１及び第２のイ
ンバータの出力信号を各々クロック端子φ・（φの否
定）に入力し、外部から入力される発振開始信号をリセ
ット端子（Ｒの否定）に入力するようにした第１のフリ
ップフロップと、前記第１のフリップフロップのＱ・
（Ｑの否定）出力をクロック端子φ・（φの否定）に入
力し、前記発振開始信号をリセット端子（Ｒの否定）に
入力するようにした第２のフリップフロップと、前記第
１及び第２のフリップフロップの各Ｑ出力の論理積をと
るＡＮＤ回路と、前記ＡＮＤ回路の出力をリセット入力
とし、前記発振開始信号をセット入力として、その出力
を前記検出信号とする、２つのＮＯＲ回路で構成したＲ
Ｓフリップフロップとで構成し、前記出力バッファ部で
生成したクロック信号を前記検出用クロック信号として
入力するようにしている。
【０００８】本発明のクロック信号発生回路において、
前記出力バッファ部は、ＣＭＯＳインバータ回路を備
え、前記ＣＭＯＳインバータ回路を構成するＮ型トラン
ジスタに並列に、前記Ｎ型トランジスタと同一サイズの
Ｎ型トランジスタを接続し、前記並列に接続したＮ型ト
ランジスタのソースは前記検出信号によりオンオフを制
御される別のＮ型トランジスタに接続され、前記並列に
接続したＮ型トランジスタは、前記検出信号が非能動の
期間のみ、アクティブとなるようにして、前記バッファ
回路のしきい値を前記第１のしきい値に切り換えるよう
にして前記クロック信号を発生する。あるいは、前記出
力バッファ部は、ＣＭＯＳインバータ回路によるバッフ
ァ回路を備え、前記ＣＭＯＳインバータ回路を構成する
Ｐ型トランジスタに並列に、前記Ｐ型トランジスタと同
一サイズのＰ型トランジスタを接続し、前記並列に接続
したＰ型トランジスタのソースは前記検出信号によりオ
ンオフを制御される別のＰ型トランジスタに接続され、
前記並列に接続したＰ型トランジスタは、前記検出信号
が非能動の期間のみ、アクティブとなるようにして、前
記バッファ回路のしきい値を前記第１のしきい値に切り
換えるようにしてクロック信号を発生するようにしてい
る。
前記出力バッファ部は、ＣＭＯＳインバータ回路を備
え、前記ＣＭＯＳインバータ回路を構成するＮ型トラン
ジスタに並列に、前記Ｎ型トランジスタと同一サイズの
Ｎ型トランジスタを接続し、前記並列に接続したＮ型ト
ランジスタのソースは前記検出信号によりオンオフを制
御される別のＮ型トランジスタに接続され、前記並列に
接続したＮ型トランジスタは、前記検出信号が非能動の
期間のみ、アクティブとなるようにして、前記バッファ
回路のしきい値を前記第１のしきい値に切り換えるよう
にして前記クロック信号を発生する。あるいは、前記出
力バッファ部は、ＣＭＯＳインバータ回路によるバッフ
ァ回路を備え、前記ＣＭＯＳインバータ回路を構成する
Ｐ型トランジスタに並列に、前記Ｐ型トランジスタと同
一サイズのＰ型トランジスタを接続し、前記並列に接続
したＰ型トランジスタのソースは前記検出信号によりオ
ンオフを制御される別のＰ型トランジスタに接続され、
前記並列に接続したＰ型トランジスタは、前記検出信号
が非能動の期間のみ、アクティブとなるようにして、前
記バッファ回路のしきい値を前記第１のしきい値に切り
換えるようにしてクロック信号を発生するようにしてい
る。
【０００９】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
下に図面を参照して説明する。
【００１０】図１は、本発明の第１の実施の形態を示す
クロック信号発生回路のブロック図である。
クロック信号発生回路のブロック図である。
【００１１】図１は、発振開始信号１００を入力し、発
振部出力信号５１０を出力する発振部５１と、ゲートに
発振部出力信号５１０を入力し、ソースに電源電圧ＶDD
が印加されたＰ型トランジスタ４と、ゲートに発振部出
力信号５１０を入力しソースが接地されたＮ型トランジ
スタ５と、ゲートに発振部出力信号５１０を入力し、ソ
ースをＮ型トランジスタ７のドレインに接続しているＮ
型トランジスタ６と、発振安定化検出回路５２の出力信
号５２０を入力とするインバータ８の出力をゲートに入
力しソースが接地し、ドレインをＮ型トランジスタ６の
ソースに接続しているＮ型トランジスタ７とを備え、ト
ランジスタ４、５、６の共通のドレイン出力を出力信号
５００とする出力バッファ５０と、信号５００と発振開
始信号１００を入力する発振安定検出回路５２と、発振
安定化検出回路５２の出力信号５２０と、出力バッファ
５０の出力信号５００を入力とし、クロック信号出力５
５０を出力するＮＡＮＤ回路５５で構成している。
振部出力信号５１０を出力する発振部５１と、ゲートに
発振部出力信号５１０を入力し、ソースに電源電圧ＶDD
が印加されたＰ型トランジスタ４と、ゲートに発振部出
力信号５１０を入力しソースが接地されたＮ型トランジ
スタ５と、ゲートに発振部出力信号５１０を入力し、ソ
ースをＮ型トランジスタ７のドレインに接続しているＮ
型トランジスタ６と、発振安定化検出回路５２の出力信
号５２０を入力とするインバータ８の出力をゲートに入
力しソースが接地し、ドレインをＮ型トランジスタ６の
ソースに接続しているＮ型トランジスタ７とを備え、ト
ランジスタ４、５、６の共通のドレイン出力を出力信号
５００とする出力バッファ５０と、信号５００と発振開
始信号１００を入力する発振安定検出回路５２と、発振
安定化検出回路５２の出力信号５２０と、出力バッファ
５０の出力信号５００を入力とし、クロック信号出力５
５０を出力するＮＡＮＤ回路５５で構成している。
【００１２】発振部５１はゲートに発振開始信号１００
を入力しソースを接地したＮ型トランジスタ１６と、ゲ
ートがＮ型トランジスタ１６のドレインと接続しソース
にＶDDを印加したＰ型トランジスタ１４と、ゲートがＮ
型トランジスタ１６のドレインと接続しソースを接地し
たＮ型トランジスタ１５を有し、トランジスタ１４、１
５の共通ドレイン出力を発振部出力信号５１０とする第
一のＣＭＯＳインバータ回路と、ゲートに発振開始信号
１００を入力したＮ型トランジスタ１８とゲートに発振
開始信号１００を入力としたインバータ１９の出力を入
力としたＰ型トランジスタ１７を有し、トランジスタ１
７、１８の共通ソースとトランジスタ１４、１５の共通
ドレインとを接続し、トランジスタ１７、１８の共通ド
レインをトランジスタ１４、１５のゲートに接続して第
一の帰還抵抗回路とし、前記第一の帰還抵抗回路と並列
に接続する振動子１３と、振動子１３のそれぞれの端に
接続されそれぞれの他端が接地されたキャパシター１
１、１２とを備えている。
を入力しソースを接地したＮ型トランジスタ１６と、ゲ
ートがＮ型トランジスタ１６のドレインと接続しソース
にＶDDを印加したＰ型トランジスタ１４と、ゲートがＮ
型トランジスタ１６のドレインと接続しソースを接地し
たＮ型トランジスタ１５を有し、トランジスタ１４、１
５の共通ドレイン出力を発振部出力信号５１０とする第
一のＣＭＯＳインバータ回路と、ゲートに発振開始信号
１００を入力したＮ型トランジスタ１８とゲートに発振
開始信号１００を入力としたインバータ１９の出力を入
力としたＰ型トランジスタ１７を有し、トランジスタ１
７、１８の共通ソースとトランジスタ１４、１５の共通
ドレインとを接続し、トランジスタ１７、１８の共通ド
レインをトランジスタ１４、１５のゲートに接続して第
一の帰還抵抗回路とし、前記第一の帰還抵抗回路と並列
に接続する振動子１３と、振動子１３のそれぞれの端に
接続されそれぞれの他端が接地されたキャパシター１
１、１２とを備えている。
【００１３】発振安定化検出回路５２は、信号５００を
入力するインバータ２４と、インバータ２４の出力を入
力するインバータ２５と、インバータ２４、２５の出力
信号を各々クロック端子φ・（φの否定）に入力し、発
振開始信号１００をリセット端子（Ｒの否定）に入力す
るフリップフロップ２６と、フリップフロップ２６のＱ
・（Ｑの否定）出力をクロック端子φ・（φの否定）に
入力し発振開始信号１００をリセット端子（Ｒの否定）
に入力するフリップフロップ２７と、フリップフロップ
２６、２７の各Ｑ出力の論理積をとるＡＮＤ回路２３
と、ＡＮＤ回路２３とＮＯＲ回路２１の出力を入力とす
るＮＯＲ回路２２と、ＮＯＲ回路２２と発振開始信号１
００を入力とするＮＯＲ回路２１を備えている。ここ
に、前記のＮＯＲ回路２１と２２とは、ＲＳフリップフ
ロップを構成しており、前記ＡＮＤ回路２３の出力がリ
セット入力に、前記発振開始信号１００がセット入力に
それぞれ相当していて、このＲＳフリップフロップの出
力として、ＮＯＲ回路２１の出力を発振安定化検出回路
５２の出力信号５２０としている。
入力するインバータ２４と、インバータ２４の出力を入
力するインバータ２５と、インバータ２４、２５の出力
信号を各々クロック端子φ・（φの否定）に入力し、発
振開始信号１００をリセット端子（Ｒの否定）に入力す
るフリップフロップ２６と、フリップフロップ２６のＱ
・（Ｑの否定）出力をクロック端子φ・（φの否定）に
入力し発振開始信号１００をリセット端子（Ｒの否定）
に入力するフリップフロップ２７と、フリップフロップ
２６、２７の各Ｑ出力の論理積をとるＡＮＤ回路２３
と、ＡＮＤ回路２３とＮＯＲ回路２１の出力を入力とす
るＮＯＲ回路２２と、ＮＯＲ回路２２と発振開始信号１
００を入力とするＮＯＲ回路２１を備えている。ここ
に、前記のＮＯＲ回路２１と２２とは、ＲＳフリップフ
ロップを構成しており、前記ＡＮＤ回路２３の出力がリ
セット入力に、前記発振開始信号１００がセット入力に
それぞれ相当していて、このＲＳフリップフロップの出
力として、ＮＯＲ回路２１の出力を発振安定化検出回路
５２の出力信号５２０としている。
【００１４】次に、前記第１の実施の形態の動作につい
て、図１と図２を参照して詳細に説明する。図２におい
て、電圧ＶSSは接地電位を表す。発振開始信号１００が
電圧ＶSSであると、発振部５１のトランジスタ１７、１
８で構成している第一の帰還抵抗回路がオフになり、発
振部５１は発振しない。発振開始信号１００が電圧ＶDD
になると、トランジスタ１７、１８で構成している第一
の帰還抵抗回路がオンになり、発振部５１は振動子１３
の共振周波数で発振を開始する。発振部出力信号５１０
は、図２に示すように、発振部５１のトランジスタ１
４、１５で構成する第一のＣＭＯＳインバータ回路のし
きい値ＶTH1 を中心として、小さい振幅から徐々に大き
く成長する。この成長の間に、正規の周波数より高い周
波数になる事もあり、このクロックでマイクロコンピュ
ータを動作させると暴走の原因になる。しきい値ＶTH1
は発振周波数の精度を考慮して（１／２）ＶDDにする。
出力バッファ５０のしきい値は発振安定化検出回路出力
信号５２０が電圧ＶSSである間、Ｎ型トランジスタ７が
オンし、Ｎ型トランジスタ６が有効になる為、（１／
２）ＶDDより低いしきい値ＶTH2 になる。信号５１０の
振幅が安定し、しきい値ＶTH2 に達すると、出力バッフ
ァ５０はパルス信号５００を出力する。発振安定化検出
回路５２は、信号５００から、クロックを３個入力する
と発振が十分安定したとして、発振安定検出回路出力信
号５２０を電圧ＶSSから電圧ＶDDにする。
て、図１と図２を参照して詳細に説明する。図２におい
て、電圧ＶSSは接地電位を表す。発振開始信号１００が
電圧ＶSSであると、発振部５１のトランジスタ１７、１
８で構成している第一の帰還抵抗回路がオフになり、発
振部５１は発振しない。発振開始信号１００が電圧ＶDD
になると、トランジスタ１７、１８で構成している第一
の帰還抵抗回路がオンになり、発振部５１は振動子１３
の共振周波数で発振を開始する。発振部出力信号５１０
は、図２に示すように、発振部５１のトランジスタ１
４、１５で構成する第一のＣＭＯＳインバータ回路のし
きい値ＶTH1 を中心として、小さい振幅から徐々に大き
く成長する。この成長の間に、正規の周波数より高い周
波数になる事もあり、このクロックでマイクロコンピュ
ータを動作させると暴走の原因になる。しきい値ＶTH1
は発振周波数の精度を考慮して（１／２）ＶDDにする。
出力バッファ５０のしきい値は発振安定化検出回路出力
信号５２０が電圧ＶSSである間、Ｎ型トランジスタ７が
オンし、Ｎ型トランジスタ６が有効になる為、（１／
２）ＶDDより低いしきい値ＶTH2 になる。信号５１０の
振幅が安定し、しきい値ＶTH2 に達すると、出力バッフ
ァ５０はパルス信号５００を出力する。発振安定化検出
回路５２は、信号５００から、クロックを３個入力する
と発振が十分安定したとして、発振安定検出回路出力信
号５２０を電圧ＶSSから電圧ＶDDにする。
【００１５】出力バッファ５０のしきい値は、発振安定
化検出回路出力信号５２０が電圧ＶDDになると、Ｎ型ト
ランジスタ７がオフし、Ｎ型トランジスタ６のゲート幅
が無効になる為、しきい値ＶTH1 になり、信号５００の
パルスのデューティ比が５０％になる。ＮＡＮＤ回路５
５は、発振安定検出回路出力信号５２０を制御信号とし
て動作し、信号５２０が電圧ＶDDになると、出力クロッ
ク５５０はパルスを出力する。電源ノイズは、パルスの
立ち上がりと立ち下がりで、貫通電流が流れる事で発生
する。図６に示す従来技術の電源ノイズと比較すると、
図２に示す第一の実施の形態の電源ノイズは、パルス幅
の異なるパルスが存在しないことから少ない事がわか
る。
化検出回路出力信号５２０が電圧ＶDDになると、Ｎ型ト
ランジスタ７がオフし、Ｎ型トランジスタ６のゲート幅
が無効になる為、しきい値ＶTH1 になり、信号５００の
パルスのデューティ比が５０％になる。ＮＡＮＤ回路５
５は、発振安定検出回路出力信号５２０を制御信号とし
て動作し、信号５２０が電圧ＶDDになると、出力クロッ
ク５５０はパルスを出力する。電源ノイズは、パルスの
立ち上がりと立ち下がりで、貫通電流が流れる事で発生
する。図６に示す従来技術の電源ノイズと比較すると、
図２に示す第一の実施の形態の電源ノイズは、パルス幅
の異なるパルスが存在しないことから少ない事がわか
る。
【００１６】次に、本発明の第２の実施の形態について
図３を参照して説明する。出力バッファ５０のしきい値
を、Ｐ型トランジスタ７７を発振安定化検出回路出力信
号５２０で制御し、Ｐ型トランジスタ６６を無効または
有効にする事で、第一の実施の形態と同じ機能を得る。
図４に第２の実施の形態の動作タイミングチャートを示
す。信号５２０が電圧ＶSSの時出力バッファのしきい値
は、発振部５のしきい値より高いＶTH2 になり、信号５
２０が電圧ＶDDの時、出力バッファのしきい値は発振部
５１のしきい値と同じＶTH1 になり、デューティ比５０
％のクロック信号を発生する。
図３を参照して説明する。出力バッファ５０のしきい値
を、Ｐ型トランジスタ７７を発振安定化検出回路出力信
号５２０で制御し、Ｐ型トランジスタ６６を無効または
有効にする事で、第一の実施の形態と同じ機能を得る。
図４に第２の実施の形態の動作タイミングチャートを示
す。信号５２０が電圧ＶSSの時出力バッファのしきい値
は、発振部５のしきい値より高いＶTH2 になり、信号５
２０が電圧ＶDDの時、出力バッファのしきい値は発振部
５１のしきい値と同じＶTH1 になり、デューティ比５０
％のクロック信号を発生する。
【００１７】
【発明の効果】以上のように、本発明のクロック信号発
生回路は、発振部の発振出力が安定化する前後で、出力
バッファ部のバッファ回路のしきい値を切り換えるよう
にしてクロック信号を生成し、このクロック信号を、発
振安定化検出回路のクロック信号にも兼用するようにし
ているので、発振安定化後は、雑音の原因となるデュー
ティーサイクル５０％以外の不要なクロック信号が生成
しないので、安定したクロック信号が得られるという効
果がある。
生回路は、発振部の発振出力が安定化する前後で、出力
バッファ部のバッファ回路のしきい値を切り換えるよう
にしてクロック信号を生成し、このクロック信号を、発
振安定化検出回路のクロック信号にも兼用するようにし
ているので、発振安定化後は、雑音の原因となるデュー
ティーサイクル５０％以外の不要なクロック信号が生成
しないので、安定したクロック信号が得られるという効
果がある。
【図１】本発明の第１の実施の形態の回路構成を説明す
るブロック図。
るブロック図。
【図２】本発明の第１の実施の形態の動作を説明するタ
イミングチャート。
イミングチャート。
【図３】本発明の第２の実施の形態の回路構成を説明す
るブロック図。
るブロック図。
【図４】本発明の第２の実施の形態の動作を説明するタ
イミングチャート。
イミングチャート。
【図５】従来のクロック信号発生回路を説明するブロッ
ク図。
ク図。
【図６】従来のクロック信号発生回路の動作を説明する
タイミングチャート。
タイミングチャート。
５０ 出力バッファ部 ５１ 発振部 ５２ 発振安定化検出回路部 ５３ 出力バッファ部 ５４ 発振安定化検出回路用クロックバッファ部 ５５ ２入力ＮＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 1/00 - 7/14 G06F 1/04 H03B 5/30 - 5/42 H03K 3/00 - 3/22
Claims (3)
- 【請求項１】 圧電振動子を発振源とする発振部と、前
記発振部の発振出力電圧値が第１のしきい値を越えた回
数が所定の回数となった時、発振出力が安定したことを
検出して検出信号を出力する発振安定化検出回路部と、
前記検出信号が非能動のときには前記第１のしきい値
に、前記検出信号が能動のときには第２のしきい値に、
前記検出信号により切り換えるようにしてクロック信号
を生成するようにした出力バッファ部と、前記発振安定
化検出回路の検出信号により前記クロック信号を能動／
非能動として出力するようにした制御回路とを備えたク
ロック信号発生回路において、前記発振安定化検出回路
部は、検出用クロック信号を入力する第１のインバータ
と、前記第１のインバータの出力を入力する第２のイン
バータと、前記第１及び第２のインバータの出力信号を
各々クロック端子φ・（φの否定）に入力し、外部から
入力される発振開始信号をリセット端子（Ｒの否定）に
入力するようにした第１のフリップフロップと、前記第
１のフリップフロップのＱ・（Ｑの否定）出力をクロッ
ク端子φ・（φの否定）に入力し、前記発振開始信号を
リセット端子（Ｒの否定）に入力するようにした第２の
フリップフロップと、前記第１及び第２のフリップフロ
ップの各Ｑ出力の論理積をとるＡＮＤ回路と、前記ＡＮ
Ｄ回路の出力をリセット入力とし、前記発振開始信号を
セット入力として、その出力を前記検出信号とする、２
つのＮＯＲ回路で構成したＲＳフリップフロップとで構
成し、前記出力バッファ部で生成したクロック信号を前
記検出用クロック信号として入力するようにしたことを
特徴とするクロック信号発生回路。 - 【請求項２】 圧電振動子を発振源とする発振部と、前
記発振部の発振出力電圧値が第１のしきい値を越えた回
数が所定の回数となった時、発振出力が安定したことを
検出して検出信号を出力する発振安定化検出回路部と、
前記検出信号が非能動のときには前記第１のしきい値
に、前記検出信号が能動のときには第２のしきい値に、
前記検出信号により切り換えるようにしてクロック信号
を生成するようにした出力バッファ部と、前記発振安定
化検出回路の検出信号により前記クロック信号を能動／
非能動として出力するようにした制御回路とを備えたク
ロック信号発生回路において、前記出力バッファ部は、
ＣＭＯＳインバータ回路を備え、前記ＣＭＯＳインバー
タ回路を構成するＮ型トランジスタに並列に、前記Ｎ型
トランジスタと同一サイズのＮ型トランジスタを接続
し、前記並列に接続したＮ型トランジスタのソースは前
記検出信号によりオンオフを制御される別のＮ型トラン
ジスタに接続され、前記並列に接続したＮ型トランジス
タは、前記検出信号が非能動の期間のみ、アクティブと
なるようにして、しきい値を前記第１のしきい値に切り
換えるようにしており、前記発振安定化検出回路部は、
検出用クロック信号を入力する第１のインバータと、前
記第１のインバータの出力を入力する第２のインバータ
と、前記第１及び第２のインバータの出力信号を各々ク
ロック端子φ・（φの否定）に入力し、外部から入力さ
れる発振開始信号をリセット端子（Ｒの否定）に入力す
るようにした第１のフリップフロップと、前記第１のフ
リップフロップのＱ・（Ｑの否定）出力をクロック端子
φ・（φの否定）に入力し、前記発振開始信号をリセッ
ト端子（Ｒの否定）に入力するようにした第２のフリッ
プフロップと、前記第１及び第２のフリップフロップの
各Ｑ出力の論理積をとるＡＮＤ回路と、前記ＡＮＤ回路
の出力をリセット入力とし、前記発振開始信号をセット
入力として、その出力を前記検出信号とする、２つのＮ
ＯＲ回路で構成したＲＳフリップフロップとで構成し、
前記出力バッファ部で生成したクロック信号を前記検出
用クロック信号として入力するようにしたことを特徴と
するクロック信号発生回路。 - 【請求項３】 圧電振動子を発振源とする発振部と、前
記発振部の発振出力電圧値が第１のしきい値を越えた回
数が所定の回数となった時、発振出力が安定したことを
検出して検出信号を出力する発振安定化検出回路部と、
前記検出信号が非能動のときには前記第１のしきい値
に、前記検出信号が能動のときには第２のしきい値に、
前記検出信号により切り換えるようにしてクロック信号
を生成するようにした出力バッファ部と、前記発振安定
化検出回路の検出信号により前記クロック信号を能動／
非能動として出力するようにした制御回路とを備えたク
ロック信号発生回路において、前記出力バッファ部は、
ＣＭＯＳインバータ回路を備え、前記ＣＭＯＳインバー
タ回路を構成するＰ型トランジスタに並列に、前記Ｐ型
トランジスタと同一サイズのＰ型トランジスタを接続
し、前記並列に接続したＰ型トランジスタのソースは前
記検出信号によりオンオフを制御される別のＰ型トラン
ジスタに接続され、前記並列に接続したＰ型トランジス
タは、前記検出信号が非能動の期間のみ、アクティブと
なるようにして、しきい値を前記第１のしきい値に切り
換えるようにしており、前記発振安定化検出回路部は、
検出用クロック信号を入力する第１のインバータと、前
記第１のインバータの出力を入力する第２のインバータ
と、前記第１及び第２のインバータの出力信号を各々ク
ロック端子φ・（φの否定）に入力し、外部から入力さ
れる発振開始信号をリセット端子（Ｒの否定）に入力す
るようにした第１のフリップフロップと、前記第１のフ
リップフロップのＱ・（Ｑの否定）出力をクロック端子
φ・（φの否定）に入力し、前記発振開始信号をリセッ
ト端子（Ｒの否定）に入力するようにした第２のフリッ
プフロップと、前記第１及び第２のフリップフロップの
各Ｑ出力の論理積をとるＡＮＤ回路と、前記ＡＮＤ回路
の出力をリセット入力とし、前記発振開始信号をセット
入力として、その出力を前記検出信号とする、２つのＮ
ＯＲ回路で構成したＲＳフリップフロップとで構成し、
前記出力バッファ部で生成したクロック信号を前記検出
用クロック信号として入力するようにしたことを特徴と
するクロック信号発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25691596A JP3176296B2 (ja) | 1996-09-27 | 1996-09-27 | クロック信号発生回路 |
| US08/938,642 US5923201A (en) | 1996-09-27 | 1997-09-26 | Clock signal generating circuit |
| DE19742642A DE19742642B4 (de) | 1996-09-27 | 1997-09-26 | Taktsignal-Erzeugungsschaltung |
| KR1019970049423A KR100269715B1 (ko) | 1996-09-27 | 1997-09-27 | 클럭신호발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25691596A JP3176296B2 (ja) | 1996-09-27 | 1996-09-27 | クロック信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107620A JPH10107620A (ja) | 1998-04-24 |
| JP3176296B2 true JP3176296B2 (ja) | 2001-06-11 |
Family
ID=17299151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25691596A Expired - Fee Related JP3176296B2 (ja) | 1996-09-27 | 1996-09-27 | クロック信号発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5923201A (ja) |
| JP (1) | JP3176296B2 (ja) |
| KR (1) | KR100269715B1 (ja) |
| DE (1) | DE19742642B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101633553B1 (ko) | 2014-09-15 | 2016-06-24 | 김채식 | 교반 스크류 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392443B1 (en) | 2000-02-15 | 2002-05-21 | Sun Microsystems, Inc. | Power/area efficient method for high-frequency pre-emphasis for chip to chip signaling |
| US6377076B1 (en) | 2000-02-15 | 2002-04-23 | Sun Microsystems, Inc. | Circuitry to support a power/area efficient method for high-frequency pre-emphasis for chip to chip signaling |
| US6265920B1 (en) * | 2000-06-07 | 2001-07-24 | Sun Microsystems, Inc. | Power/area efficient method for high-frequency pre-emphasis for intra-chip signaling |
| US6809605B2 (en) | 2002-01-10 | 2004-10-26 | Fujitsu Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
| JP2005064879A (ja) * | 2003-08-13 | 2005-03-10 | Matsushita Electric Ind Co Ltd | 発振回路および発振安定化方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4187453A (en) * | 1975-01-06 | 1980-02-05 | Jim Zegeer | Electric motor drive system |
| JPS51123044A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Starting circuit in the oscillation circuit |
| US4091338A (en) * | 1976-01-19 | 1978-05-23 | Sharp Kabushiki Kaisha | Crystal oscillator implemented with CMOS technology |
| JP2501200B2 (ja) * | 1986-08-28 | 1996-05-29 | 日本電気アイシーマイコンシステム 株式会社 | パルス発生回路 |
| JPS6367822A (ja) * | 1986-09-09 | 1988-03-26 | Nec Corp | 発振器 |
| JP2551871B2 (ja) * | 1991-03-20 | 1996-11-06 | 日本プレシジョン・サーキッツ株式会社 | 発振制御回路 |
-
1996
- 1996-09-27 JP JP25691596A patent/JP3176296B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-26 DE DE19742642A patent/DE19742642B4/de not_active Expired - Fee Related
- 1997-09-26 US US08/938,642 patent/US5923201A/en not_active Expired - Fee Related
- 1997-09-27 KR KR1019970049423A patent/KR100269715B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101633553B1 (ko) | 2014-09-15 | 2016-06-24 | 김채식 | 교반 스크류 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5923201A (en) | 1999-07-13 |
| JPH10107620A (ja) | 1998-04-24 |
| DE19742642B4 (de) | 2005-02-17 |
| KR19980025088A (ko) | 1998-07-06 |
| DE19742642A1 (de) | 1998-04-16 |
| KR100269715B1 (ko) | 2000-11-01 |
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Legal Events
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|---|---|---|---|
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