CN216052961U - 一种掉电时序控制电路 - Google Patents

Abstract

本实用新型公开了一种掉电时序控制电路。通过该掉电时序控制电路可以实现：当防抖模块输出的参考电压大于第一预设电压时，即正常情况时，迟滞比较模块输出第一电平信号控制下电时序控制模块关断，此时下电时序控制模块不会控制其外部连接的设备下电；当防抖模块输出的参考电压小于第二预设电压时，说明此时异常掉电，则迟滞比较模块输出第二电平信号控制下电时序控制模块导通，下电时序控制模块导通使其外部连接的设备优于电源模块先下电，由此可以保护下电时序控制模块不受异常掉电的影响，进而保护下电时序控制模块连接的外部设备不会受到异常掉电的影响而出现控制逻辑失效等情况，以确保下电时序控制模块和其外部连接设备的可靠性。

Description

一种掉电时序控制电路

技术领域

本实用新型实施例涉及电路保护控制技术，尤其涉及一种掉电时序控制电路。

背景技术

服务器产品，对于可靠性要求较高。但是由于外部使用环境有时候不可控，例如，设备在正常运行时，由于外部停电等原因会存在异常掉电的情况。异常掉电会导致设备内部时序控制逻辑失效从而无法保证芯片要求的时序逻辑，导致服务器的稳定性受到影响。

实用新型内容

本实用新型提供一种掉电时序控制电路，以实现当异常掉电时保护设备内部的时序控制不受掉电影响，保障设备的可靠性。

本实用新型实施例提供了一种掉电时序控制电路，该掉电时序控制电路包括：电源模块、防抖模块、分压模块、迟滞比较模块和至少一个下电时序控制模块；其中，所述电源模块通过所述防抖模块与所述迟滞比较模块的第一输入端电连接，所述分压模块与所述迟滞比较模块的第二输入端电连接，所述迟滞比较模块的输出端与所述下电时序控制模块电连接；

所述防抖模块用于将所述电源模块输出的直流供电电压分压后输出参考电压至所述迟滞比较模块的第一输入端；

所述迟滞比较模块用于在所述参考电压大于第一预设电压时，输出第一电平信号控制所述下电时序控制模块关断；在所述参考电压小于第二预设电压时，输出第二电平信号控制所述下电时序控制模块导通。

可选地，所述第一预设电压大于所述第二预设电压。

可选地，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号。

可选地，所述防抖模块包括第一电阻和第二电阻，所述第一电阻的第一端与所述电源模块电连接，所述第一电阻的第二端分别与所述第二电阻的第一端和所述迟滞比较模块的第一输入端电连接，所述第二电阻的第二端接地。

可选地，所述防抖模块包括第一电容，所述第一电容的第一端与所述迟滞比较模块的第一端输入端电连接，所述第一电容的第二端接地。

可选地，所述迟滞比较模块为运算放大器。

可选地，所述分压模块包括第三电阻、第四电阻和第五电阻，所述第三电阻的第一端和所述第四电阻的第一端均与所述迟滞比较模块的第二输入端电连接，所述第三电阻的第二端接电源端；所述第四电阻的第二端接地；所述第五电阻连接在所述迟滞比较模块的第二输入端和输出端之间。

可选地，所述分压模块还包括第二电容，所述第二电容与所述第五电阻并联连接。

可选地，所述下电时序控制模块包括第一晶体管，所述第一晶体管的控制端与所述迟滞比较模块的输出端电连接，所述第一晶体管的第一端接地，所述第一晶体管的第二端与外部设备电连接。

可选地，该掉电时序控制电路至少包括第一下电时序控制模块和第二下电时序控制模块，所述第一下电时序控制模块和所述第二下电时序控制模块均与所述迟滞比较模块的输出端电连接。

本实用新型通过提供一种掉电时序控制电路，该掉电时序控制电路包括：电源模块、防抖模块、分压模块、迟滞比较模块和至少一个下电时序控制模块；其中，电源模块通过防抖模块与迟滞比较模块的第一输入端电连接，分压模块与迟滞比较模块的第二输入端电连接，迟滞比较模块的输出端与下电时序控制模块电连接；防抖模块用于将电源模块输出的直流供电电压分压后输出参考电压至迟滞比较模块的第一输入端；迟滞比较模块用于在参考电压大于第一预设电压时，输出第一电平信号控制下电时序控制模块关断；在参考电压小于第二预设电压时，输出第二电平信号控制下电时序控制模块导通。由此可知，通过该掉电时序控制电路可以实现：当防抖模块输出的参考电压大于第一预设电压时，即正常情况时，迟滞比较模块输出第一电平信号控制下电时序控制模块关断，此时下电时序控制模块不会控制其外部连接的设备下电；当防抖模块输出的参考电压小于第二预设电压时，说明此时异常掉电，则迟滞比较模块输出第二电平信号控制下电时序控制模块导通，下电时序控制模块导通使其外部连接的设备优于电源模块先下电，由此可以保护下电时序控制模块不受异常掉电的影响，进而保护下电时序控制模块连接的外部设备不会受到异常掉电的影响而出现控制逻辑失效等情况，以确保下电时序控制模块和其外部连接设备的可靠性。

附图说明

图1是本实用新型实施例一中的一种掉电时序控制电路的结构框图；

图2是本实用新型实施例一中的电源模块的电压变化曲线图；

图3是本实用新型实施例二中的一种掉电时序控制电路的电路原理图；

图4是本实用新型实施例三中的一种掉电时序控制电路的电路原理图；

图5是本实用新型实施例三中的掉电时序控制电路的电压变化曲线图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

实施例一

图1为本实用新型实施例一中提供的一种掉电时序控制电路的结构框图，图2为本实用新型实施例一中提供的电源模块的电压变化曲线图。参考图1，该掉电时序控制电路包括：电源模块10、防抖模块20、分压模块30、迟滞比较模块40和至少一个下电时序控制模块50；其中，电源模块10通过防抖模块20与迟滞比较模块40的第一输入端A1电连接，分压模块30与迟滞比较模块40的第二输入端A2电连接，迟滞比较模块40的输出端A3与下电时序控制模块50电连接；

防抖模块20用于将电源模块10输出的直流供电电压分压后输出参考电压至迟滞比较模块40的第一输入端A1；

迟滞比较模块40用于在参考电压大于第一预设电压时，输出第一电平信号控制下电时序控制模块50关断；在参考电压小于第二预设电压时，输出第二电平信号控制下电时序控制模块50导通。

其中，电源模块10为交流转直流的电源模块，用于将市电转换为直流电压，并输出到防抖模块20。例如，电源模块10可以为AC-DC电源芯片，可以将交流的220V的市电转换为5V的供电电压。通常，只要市电输入不掉，则电源模块10可以正常输出直流供电电压。只有当输入的市电断电时，电源模块10才会慢慢的掉电。

其中，在异常掉电时，电源模块10输出的直流供电电压在不断的下降，为了使异常断电时下电时序控制模块50的时序控制不受异常断电的影响，需要使下电时序控制模块50的下电要先于电源模块10的下电。为此，在电源模块10和迟滞比较模块40的第一输入端A1之间设置防抖模块20，用于设置迟滞比较模块40的第一输入端A1的电压侦测点，即第一预设电压和第二预设电压，使得当迟滞比较模块40的第一输入端A1输入的参考电压大于第一预设电压时，输出第一电平信号控制下电时序控制模块50关断；当参考电压小于第二预设电压时，输出第二电平信号控制下电时序控制模块50导通。

其中，第一预设电压与防抖模块20和分压模块30有关，第二预设电压也与防抖模块20和分压模块30有关。可选地，第一预设电压为4.6V，第二预设电压为4.2V。需要说明的是，第一预设电压和第二预设电压的具体数值可根据实际情况进行设置，在此不做具体的限定。

其中，分压模块30用于和迟滞比较模块40形成迟滞比较电路，以提高迟滞比较模块40输出信号的稳定性，防止出现信号抖动而影响异常掉电时序的控制。

其中，每个下电时序控制模块50均与外部设备电连接，用于控制外部设备是否下电。例如，以SOC(System-on-a-Chip，片上系统)为例，SOC对复位信号和power good信号比较敏感，当异常断电时，需要保护其时序控制不受掉电影响。因此，下电时序控制模块可以为控制SOC复位信号的下电时序控制模块，也可以为控制SOC的power good信号的下电时序控制模块等。

在本实施例的技术方案中，该掉电时序控制电路的实现过程为：参考图1，示例性的，以下电时序控制模块50用于控制SOC的power good信号的下电时序为例，电源模块10输出直流供电电压至防抖模块20，防抖模块20将直流供电电压分压后输出参考电压至迟滞比较模块40的第一输入端A1。迟滞比较模块40将参考电压分别与第一预设电压和第二预设电压进行比较，当参考电压大于第一预设电压时，说明电源模块10供电正常，此时并未发生异常掉电情况，则迟滞比较模块40输出端A3输出第一电平信号至下电时序控制模块50，以控制下电时序控制模块50关断，下电时序控制模块50关断则不会使外部设备SOC的powergood信号下电；当参考电压小于第二预设电压时，说明存在异常掉电，则迟滞比较模块40的输出端A3输出第二电平信号至下电时序控制模块50，以控制下电时序控制模块50导通，下电时序控制模块50导通使得外部设备SOC的power good信号下电，此时由于电源模块10是慢慢掉电还没有完全下电(即刚下电到刚低于第二预设电压的位置，还未完全下电到零)，则SOC的power good信号要比电源模块10早下电，这样就可以保证下电时序控制模块50和SOC的power good信号时序不会受到异常掉电的影响，从而可以确保其可靠性。

本实施例的技术方案，通过提供一种掉电时序控制电路，该掉电时序控制电路包括：电源模块、防抖模块、分压模块、迟滞比较模块和至少一个下电时序控制模块；其中，电源模块通过防抖模块与迟滞比较模块的第一输入端电连接，分压模块与迟滞比较模块的第二输入端电连接，迟滞比较模块的输出端与下电时序控制模块电连接；防抖模块用于将电源模块输出的直流供电电压分压后输出参考电压至迟滞比较模块；迟滞比较模块用于在参考电压大于第一预设电压时，输出第一电平信号控制下电时序控制模块关断；在参考电压小于第二预设电压时，输出第二电平信号控制下电时序控制模块导通。由此可知，通过该掉电时序控制电路可以实现：当防抖模块输出的参考电压大于第一预设电压时，即未发生异常掉电时，迟滞比较模块输出第一电平信号控制下电时序控制模块关断，此时下电时序控制模块不会控制其外部连接的设备下电；当防抖模块输出的参考电压小于第二预设电压时，说明此时异常掉电，则迟滞比较模块输出第二电平信号控制下电时序控制模块导通，下电时序控制模块导通使其外部连接的设备优于电源模块先下电，由此可以保护下电时序控制模块不受异常掉电的影响，进而保护下电时序控制模块连接的外部设备不会受到异常掉电的影响而出现控制逻辑失效等情况，以确保下电时序控制模块和其外部连接设备的可靠性。

在上述技术方案的基础上，可选地，第一预设电压大于第二预设电压。

其中，第一预设电压和第二预设电压的值均与防抖模块20和分压模块30有关。

示例性的，假设电源模块10可以输出5V的直流电压、第一预设电压为4.6V，第二预设电压为4.2V，当电源模块10上电时，参考电压从0向5V爬坡，如图2示出的电源模块的电压变化曲线L1，电压从0V依次向第二预设电压、第一预设电压和5V的爬坡阶段，当爬升到4.6V以上时，则迟滞比较模块40输出第一电平信号，控制下电时序控制模块50关断；当异常掉电时，如图2示出的下电阶段，参考电压一旦降到4.2V以下时，则迟滞比较模块40输出第二电平信号，控制下电时序控制模块50导通。将第一预设电压设置为大于第二预设电压的好处在于：一方面可以防止迟滞比较模块40输出的电平信号来回跳变；另一方面，若只设置一个预设电压进行比较，则爬坡阶段和下电阶段都有可能出现第二预设电压，可能会导致在爬坡阶段出现第二预设电压值时，误以为是异常掉电的情况。

实施例二

图3是本实用新型实施例二中的一种掉电时序控制电路的电路原理图。在上述实施例一的基础上，可选地，参考图3，防抖模块20包括第一电阻R1和第二电阻R2，第一电阻R1的第一端与电源模块10电连接，第一电阻R1的第二端分别与第二电阻R2的第一端和迟滞比较模块的第一输入端电连接，第二电阻R2的第二端接地。

其中，可选地，参考图3，迟滞比较模块为运算放大器U0，即迟滞比较模块的第一输入端为运算放大器U0的反向输入端，迟滞比较模块的第二输入端为运算放大器U0的正向输入端。其中，第一电阻R1的第二端分别与第二电阻R2的第一端和运算放大器U0的反向输入端电连接。

其中，第一电阻R1和第二电阻R2用于向运算放大器U0的反向输入端输入参考电压。

可选地，继续参考图3，防抖模块20还包括第一电容C1，第一电容C1的第一端与迟滞比较模块的第一端输入端电连接，第一电容C1的第二端接地。

其中，第一电容C1的第一端与运算放大器U0的反向输入端电连接，第一电容C1用于滤波，以提高输入到迟滞比较模块的第一端输入端的电压的稳定性。

可选地，继续参考图3，分压模块30包括第三电阻R3、第四电阻R4和第五电阻R5，第三电阻R3的第一端和第四电阻R4的第一端均与迟滞比较模块的第二输入端电连接，第三电阻R3的第二端接电源端；第四电阻R4的第二端接地；第五电阻R5连接在迟滞比较模块的第二输入端和输出端之间。

其中，第三电阻R3的第一端和第四电阻R4的第一端均与运算放大器U0的正向输入端电连接，第五电阻R5连接在运算放大器U0的正向输入端和输出端之间。

其中，第三电阻R3用于将3.3V的供电电压分压后输入到运算放大器U0的正向输入端，第四电阻R4用于分压，第五电阻R5用于将运算放大器U0的输出端的电压正反馈到运算放大器U0的正向输入端，由此，第三电阻R3、第四电阻R4、第五电阻R5和运算放大器U0形成迟滞比较电路，以提高迟滞比较模块40输出信号的稳定性，防止出现信号抖动而影响异常掉电时序的控制。其中，运算放大器U0的正向输入端的电压为第三电阻R3和第五电阻R5分压后的叠加之和；第五电阻R5的分压大小与运算放大器U0输出端的电压有关。

具体的，第一预设电压的大小与第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第五电阻R5的阻值大小有关，第二预设电压的大小也与第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第五电阻R5的阻值大小有关。为计算第一预设电压和第二预设电压的大小，示例性的，假设第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第五电阻R5的电阻分别为r1、r1、r2、r3、r4、r5，当运算放大器U0输出第二电平信号(假设第二电平为高电平，例如3.3V)时，第三电阻R3和第五电阻R5分压后叠加到运算放大器U0的正向输入端的电压Vref1为：

当运算放大器U0输出第一电平信号(假设第一电平为低电平，例如0V)时，第三电阻R3和第五电阻R5分压后叠加到向运算放大器U0的正向输入端的电压Vref2为：

由此可以得到，第一预设电压Vstart为：

Vstart＝(r1+r2)/r2*Vref1

第二预设电压Vdrop为：

Vdrop＝(r1+r2)/r2*Vref2

由此，通过第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第五电阻R5的阻值可以设定第一预设电压和第二预设电压的值。

可选地，继续参考图3，分压模块30还包括第二电容C2，第二电容C2与第五电阻R5并联连接。

其中，第二电容C2用于滤波。

可选地，继续参考图3，下电时序控制模块50包括第一晶体管T1，第一晶体管T1的控制端与迟滞比较模块的输出端电连接，第一晶体管T1的第一端接地，第一晶体管T1的第二端与外部设备电连接。

其中，第一晶体管T1可以为MOS管或三极管。进一步的，第一晶体管T1可以为NPN型的MOS管或三极管。

可选地，第一电平信号为低电平信号，第二电平信号为高电平信号。

示例性的，以下电时序控制模块50用于控制SOC的power good信号的下电时序为例，下电时序控制模块50与外部设备SOC的power good信号控制端PG连接，第一晶体管T1的控制端与运算放大器U0的输出端电连接，当运算放大器U0的输出端输出为低电平信号时，第一晶体管T1被关断，由于第一晶体管T1关断使得其第二端的电平被拉高，输出高电平信号，使得第一晶体管T1的第二端连接的外部设备SOC的power good信号在高电平下导通而不会下电。当运算放大器U0的输出端输出为高电平信号时，第一晶体管T1被导通，由于第一晶体管T1导通使其第二端的电平被拉低，输出低电平信号，使得第一晶体管T1的第二端连接的外部设备SOC的power good信号在低电平下被关断而下电，且此时由于电源模块10是慢慢掉电还没有完全下电(即刚下电到刚低于第二预设电压的位置，还未完全下电到零)，所以外部设备SOC的power good信号要比电源模块10先下电，由此可以保证下电时序控制模块50和SOC的power good信号时序不会受到异常掉电的影响，从而可以确保其可靠性。

此外，参考图3，掉电时序控制电路还包括第三电容C3，用于滤波。下电时序控制模块50还包括第四电容C4和第六电阻R6，第四电容C4连接在第一晶体管T1的控制端和第一端之间，用于滤波，滤除干扰；第六电阻R6连接在运算放大器U0的输出端和第一晶体管T1的控制端之间，用于分压限流，保护第一晶体管T1。

实施例三

图4是本实用新型实施例三中提供的一种掉电时序控制电路的电路原理图，图5是本实用新型实施例三中提供的掉电时序控制电路的电压变化曲线图。在上述实施例的基础上，可选地，参考图4，该掉电时序控制电路至少包括第一下电时序控制模块51和第二下电时序控制模块52，第一下电时序控制模块51和第二下电时序控制模块52均与迟滞比较模块的输出端电连接。

示例性的，第一下电时序控制模块51与外部设备SOC的power good信号控制端PG连接，第二下电时序控制模块52与外部设备SOC的复位信号控制端RST连接。参考图4，第二下电时序控制模块52包括第二晶体管T2、第五电容C5和第七电阻R7，第二晶体管T2的控制端通过第七电阻R7与运算放大器U0的输出端电连接，第二晶体管T2的第一地接地，第二晶体管T2的第二端接外部设备SOC的复位信号连接端RST，第五电容C5连接在第二晶体管T2的控制端和第一端之间。其中，第二晶体管T2可以为MOS管或三极管。进一步的，第二晶体管T2可以为NPN型的MOS管或三极管；第七电阻R7用于分压限流，保护第二晶体管T2，第五电容C5用于滤波，滤除干扰。

示例性的，参考图5，图5示出了电源模块的电压变化曲线L1，SOC的电源的电平变化曲线L2，第二下电时序控制模块52的复位信号RST端的电平变化曲线L3(PG端电平变化与RST端相同)，以及运算放大器的输出端的电平变化曲线L4；假设电源模块10可以输出5V的直流电压、第一预设电压为4.6V，第二预设电压为4.2V，当电源模块10上电时，参考电压从0向5V爬坡，如图5示出的曲线L1从0V依次向第二预设电压、第一预设电压和5V的爬坡阶段，当爬升到4.6V以上时，则运算放大器U0输出低电平信号，控制下电时序控制模块50关断，如曲线L4在曲线L1爬坡阶段所对应的电平信号变化，曲线L3的PG端和RST端在曲线L2的SOC电源上电后输出高电平信号；当异常掉电时，如图5示出的曲线L1的下电阶段，参考电压一旦降到4.2V以下时，则运算放大器U0输出高电平信号，控制下电时序控制模块50导通，如图5的曲线L4和L3在曲线L1下电阶段所对应的电平变化。

具体的，当运算放大器U0的输出端输出低电平信号时，第一晶体管T1和第二晶体管T2被关断，第一晶体管T1的第二端和第二晶体管T2的第二端为高电平，则外部设备SOC的power good信号和复位信号不会下电。当运算放大器U0的输出端输出高电平信号时，第一晶体管T1和第二晶体管T2被导通，第一晶体管T1的第二端和第二晶体管T2的第二端均被拉低，输出低电平信号，使得外部设备SOC的power good信号比电源模块10先下电，外部设备SOC的复位信号也比电源模块10先下电，由此可以保证第一下电时序控制模块51、第二下电时序控制模块52、SOC的power good信号时序以及SOC的复位信号时序不会受到异常掉电的影响，从而可以确保其可靠性。

需要说明的是，下电时序控制模块的个数可以有多个，具体可以根据实际情况进行设置，在此不做具体的限定。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (10)

1.一种掉电时序控制电路，其特征在于，包括：电源模块、防抖模块、分压模块、迟滞比较模块和至少一个下电时序控制模块；其中，所述电源模块通过所述防抖模块与所述迟滞比较模块的第一输入端电连接，所述分压模块与所述迟滞比较模块的第二输入端电连接，所述迟滞比较模块的输出端与所述下电时序控制模块电连接；

所述防抖模块用于将所述电源模块输出的直流供电电压分压后输出参考电压至所述迟滞比较模块的第一输入端；

所述迟滞比较模块用于在所述参考电压大于第一预设电压时，输出第一电平信号控制所述下电时序控制模块关断；在所述参考电压小于第二预设电压时，输出第二电平信号控制所述下电时序控制模块导通。

2.根据权利要求1所述的掉电时序控制电路，其特征在于，所述第一预设电压大于所述第二预设电压。

3.根据权利要求1所述的掉电时序控制电路，其特征在于，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号。

4.根据权利要求1所述的掉电时序控制电路，其特征在于，所述防抖模块包括第一电阻和第二电阻，所述第一电阻的第一端与所述电源模块电连接，所述第一电阻的第二端分别与所述第二电阻的第一端和所述迟滞比较模块的第一输入端电连接，所述第二电阻的第二端接地。

5.根据权利要求4所述的掉电时序控制电路，其特征在于，所述防抖模块还包括第一电容，所述第一电容的第一端与所述迟滞比较模块的第一端输入端电连接，所述第一电容的第二端接地。

6.根据权利要求1所述的掉电时序控制电路，其特征在于，所述迟滞比较模块为运算放大器。

7.根据权利要求1所述的掉电时序控制电路，其特征在于，所述分压模块包括第三电阻、第四电阻和第五电阻，所述第三电阻的第一端和所述第四电阻的第一端均与所述迟滞比较模块的第二输入端电连接，所述第三电阻的第二端接电源端；所述第四电阻的第二端接地；所述第五电阻连接在所述迟滞比较模块的第二输入端和输出端之间。

8.根据权利要求7所述的掉电时序控制电路，其特征在于，所述分压模块还包括第二电容，所述第二电容与所述第五电阻并联连接。

9.根据权利要求1所述的掉电时序控制电路，其特征在于，所述下电时序控制模块包括第一晶体管，所述第一晶体管的控制端与所述迟滞比较模块的输出端电连接，所述第一晶体管的第一端接地，所述第一晶体管的第二端与外部设备电连接。

10.根据权利要求1所述的掉电时序控制电路，其特征在于，至少包括第一下电时序控制模块和第二下电时序控制模块，所述第一下电时序控制模块和所述第二下电时序控制模块均与所述迟滞比较模块的输出端电连接。

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