JP2504003Y2 - 制御装置のリセット回路 - Google Patents
制御装置のリセット回路Info
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- JP2504003Y2 JP2504003Y2 JP4070390U JP4070390U JP2504003Y2 JP 2504003 Y2 JP2504003 Y2 JP 2504003Y2 JP 4070390 U JP4070390 U JP 4070390U JP 4070390 U JP4070390 U JP 4070390U JP 2504003 Y2 JP2504003 Y2 JP 2504003Y2
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- JP
- Japan
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- terminal
- nand element
- circuit
- mos
- output
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 この考案は制御装置のリセット回路に関する。
従来の技術 従来の制御装置のリセット回路の一例が第３図に示さ
れている。第３図に示す回路のタイムチャートが第４図
に示されている。
れている。第３図に示す回路のタイムチャートが第４図
に示されている。
このリセット回路には，第１のスイッチSw1と第２の
スイッチSw2とが含まれている。第１のスイッチSw1は電
圧VBをもつ直流電源60と直列に接続されており，第２の
スイッチSw2は第１のスイッチSw1を介して直流電源60に
接続されている。第１のスイッチSw1はたとえば自動車
のバッテリィの接続の状態を表わすものと同等のもので
あり，第２のスイッチSw2はたとえば自動車のイグニッ
ション・スイッチであり,CPUの電源に接続されている。
スイッチSw2とが含まれている。第１のスイッチSw1は電
圧VBをもつ直流電源60と直列に接続されており，第２の
スイッチSw2は第１のスイッチSw1を介して直流電源60に
接続されている。第１のスイッチSw1はたとえば自動車
のバッテリィの接続の状態を表わすものと同等のもので
あり，第２のスイッチSw2はたとえば自動車のイグニッ
ション・スイッチであり,CPUの電源に接続されている。
第１のスイッチSw1にはコンパレータなどで構成され
る第１の電圧監視回路70が接続されており，電源電圧60
の電圧値が低下することにより制御回路73に電圧低下を
示す信号を出力する。また第２のスイッチSw2にも第２
の電圧監視回路72が接続されており，第２のスイッチSw
2の出力電圧が低下することにより制御回路73に電圧低
下を示す信号を出力する。CPU50にはウォッチドック・
タイマなどで構成されるCPU監視回路71が接続されてお
り,CPU50が暴走することにより制御回路73にCPU50の暴
走を示す信号を出力する。
る第１の電圧監視回路70が接続されており，電源電圧60
の電圧値が低下することにより制御回路73に電圧低下を
示す信号を出力する。また第２のスイッチSw2にも第２
の電圧監視回路72が接続されており，第２のスイッチSw
2の出力電圧が低下することにより制御回路73に電圧低
下を示す信号を出力する。CPU50にはウォッチドック・
タイマなどで構成されるCPU監視回路71が接続されてお
り,CPU50が暴走することにより制御回路73にCPU50の暴
走を示す信号を出力する。
制御回路73はロジック回路,CPUなどで構成され，第１
の電圧監視回路70,第２の電圧監視回路72およびCPU監視
回路71からの出力信号を入力し，この出力信号に基づい
てトランジスタ40に制御信号を与える。
の電圧監視回路70,第２の電圧監視回路72およびCPU監視
回路71からの出力信号を入力し，この出力信号に基づい
てトランジスタ40に制御信号を与える。
このような構成のリセット回路において，トランジス
タ40は，第１のスイッチSw1がオンになり電源60が接続
され電源電圧が正常な場合にはオン状態となっている。
したがって電源60はアースされている。このために第１
のスイッチSw1がオンとされるときにはCPU50の駆動のた
めに微小なパルスがストップ端子に与えられる。
タ40は，第１のスイッチSw1がオンになり電源60が接続
され電源電圧が正常な場合にはオン状態となっている。
したがって電源60はアースされている。このために第１
のスイッチSw1がオンとされるときにはCPU50の駆動のた
めに微小なパルスがストップ端子に与えられる。
第２のスイッチがオンとされると第２の電圧監視回路
72がこれを検出し，制御回路73に信号を出力する。制御
回路73はトランジスタ40のベースへの制御信号の供給を
停止し，トランジスタ40はオフとなる。これにより電源
電圧VBは抵抗44,ショットキ・ダイオード41を介してCPU
50のストップ端子に与えられる。また第２のスイッチSw
2がオンとされると抵抗46および47を介してコンデンサ4
8に充電が開始され，このコンデンサ48に電荷が蓄積さ
れる。コンデンサ48の端子電圧がしきい値以上となると
CPU50のリセット端子に電圧が与えられる。
72がこれを検出し，制御回路73に信号を出力する。制御
回路73はトランジスタ40のベースへの制御信号の供給を
停止し，トランジスタ40はオフとなる。これにより電源
電圧VBは抵抗44,ショットキ・ダイオード41を介してCPU
50のストップ端子に与えられる。また第２のスイッチSw
2がオンとされると抵抗46および47を介してコンデンサ4
8に充電が開始され，このコンデンサ48に電荷が蓄積さ
れる。コンデンサ48の端子電圧がしきい値以上となると
CPU50のリセット端子に電圧が与えられる。
また，第２のスイッチSw2がオフとされると第２の電
圧監視回路72がこれを検出し制御回路73に信号を出力す
る。すると制御回路73からトランジスタ40のベースに制
御信号が与えられ，トランジスタ40はオンとなる。この
ため直流電源60はアースされCPU50のリセット端子入力
はＨレベルからＬレベルとなる。これによりCPU50はリ
セット状態となる。またこれより遅れてストップ端子入
力もＨレベルからＬレベルとなりCPU50はストップ状態
となる。
圧監視回路72がこれを検出し制御回路73に信号を出力す
る。すると制御回路73からトランジスタ40のベースに制
御信号が与えられ，トランジスタ40はオンとなる。この
ため直流電源60はアースされCPU50のリセット端子入力
はＨレベルからＬレベルとなる。これによりCPU50はリ
セット状態となる。またこれより遅れてストップ端子入
力もＨレベルからＬレベルとなりCPU50はストップ状態
となる。
従来はコンデンサ，抵抗およびショットキ・ダイオー
ドを用いて各端子への入力タイミングを計っていた。
ドを用いて各端子への入力タイミングを計っていた。
考案が解決しようとする課題 しかしながら第２のスイッチSw2をオンとしてもスト
ップ端子への制御電圧の入力は直ちに行なわれずに遅延
するので,CPUがリセット状態となるには充分な時間が必
要であった。このために従来第２のスイッチがオンとさ
れてからCPU50がリセットされるまでに長い時間かかっ
ていた。
ップ端子への制御電圧の入力は直ちに行なわれずに遅延
するので,CPUがリセット状態となるには充分な時間が必
要であった。このために従来第２のスイッチがオンとさ
れてからCPU50がリセットされるまでに長い時間かかっ
ていた。
またCPUの動作と非同期でCPUがストップ状態にされる
と，ストップ状態となったあとに暗電流が生じるので電
源電圧が消耗することとなる。
と，ストップ状態となったあとに暗電流が生じるので電
源電圧が消耗することとなる。
この考案はリセットに必要な時間を短縮することがで
きる制御装置のリセット回路を提供することを目的とす
る。またこの考案は暗電流を減少させることのできる制
御装置のリセット回路を提供することを目的とする。
きる制御装置のリセット回路を提供することを目的とす
る。またこの考案は暗電流を減少させることのできる制
御装置のリセット回路を提供することを目的とする。
課題を解決するための手段 この考案は，リセット端子，ストップ端子およびノン
マスカブル割込み端子をもつ制御装置のリセットを行な
う回路において，スイッチング制御信号によりスイッチ
ング制御され，トリガ信号をノンマスカブル割込み端子
に与えるスイッチング手段，上記スイッチング手段が制
御されることに応じてトリガ信号が与えられる第１のC
MOS NAND素子，出力端子が上記ストップ端子と接続され
ている第２のC MOS NAND素子，入力側が上記第１のC MO
S NAND素子の出力端子と出力側が上記第２のC MOS NAND
素子の入力端子とそれぞれ接続され，上記第１のC MOS
NAND素子の出力信号に応じて充放電を行なう第１の充放
電回路，上記スイッチング手段が制御されることに応じ
てトリガ信号が与えられる第３のC MOS NAND素子，出力
端子がリセット端子と接続されている第４のC MOS NAND
素子，ならびに入力側が上記第３のC MOS NAND素子の出
力端子と出力側が上記第４のC MOS NAND素子の入力端子
とそれぞれ接続され上記第３のC MOS NAND素子の出力信
号に応じて充放電を行なう第２の充放電回路を備えてい
ることを特徴とする。
マスカブル割込み端子をもつ制御装置のリセットを行な
う回路において，スイッチング制御信号によりスイッチ
ング制御され，トリガ信号をノンマスカブル割込み端子
に与えるスイッチング手段，上記スイッチング手段が制
御されることに応じてトリガ信号が与えられる第１のC
MOS NAND素子，出力端子が上記ストップ端子と接続され
ている第２のC MOS NAND素子，入力側が上記第１のC MO
S NAND素子の出力端子と出力側が上記第２のC MOS NAND
素子の入力端子とそれぞれ接続され，上記第１のC MOS
NAND素子の出力信号に応じて充放電を行なう第１の充放
電回路，上記スイッチング手段が制御されることに応じ
てトリガ信号が与えられる第３のC MOS NAND素子，出力
端子がリセット端子と接続されている第４のC MOS NAND
素子，ならびに入力側が上記第３のC MOS NAND素子の出
力端子と出力側が上記第４のC MOS NAND素子の入力端子
とそれぞれ接続され上記第３のC MOS NAND素子の出力信
号に応じて充放電を行なう第２の充放電回路を備えてい
ることを特徴とする。
作用 スイッチング手段がオフとなっているとHIGHレベルが
ノンマスカブル割込み端子に与えられる。またHIGHレベ
ルが第１のC MOS NAND素子に与えられその出力がＬレベ
ルとなる。このＬレベルの出力は第２のC MOS NAND素子
に与えられるのでＨレベルの電圧が制御装置のストップ
端子に与えられる。
ノンマスカブル割込み端子に与えられる。またHIGHレベ
ルが第１のC MOS NAND素子に与えられその出力がＬレベ
ルとなる。このＬレベルの出力は第２のC MOS NAND素子
に与えられるのでＨレベルの電圧が制御装置のストップ
端子に与えられる。
さらにHIGHレベルが第３のC MOS NAND素子に与えら
れ,Lレベルの出力が第２の充放電回路に与えられ，その
時定数に応じて出力が第４のC MOS NAND素子に与えられ
る。第４のC MOS NAND素子の出力はＨレベルとなりリセ
ット端子に与えられる。
れ,Lレベルの出力が第２の充放電回路に与えられ，その
時定数に応じて出力が第４のC MOS NAND素子に与えられ
る。第４のC MOS NAND素子の出力はＨレベルとなりリセ
ット端子に与えられる。
この後，スイッチング制御信号がスイッチング手段に
与えられることによりスイッチング手段はオンとなりノ
ンマスカブル割込み端子に入力する電圧はＨレベルから
Ｌレベルとなりノンマスカブル割込みが実行される。ま
た第１のC MOS NAND回路，第１の充放電回路および第２
のC MOS NAND回路を介してストップ端子に与えられる電
源電圧も第１の充放電回路の時定数に応じてＨレベルか
らＬレベルとなり時定数に応じた時点で制御装置はスト
ップ状態となる。さらに第３のC MOS NAND素子，第２の
充放電回路および第４のC MOS NAND素子を介してリセッ
ト端子に与えられる電源電圧も第２の充放電回路の時定
数に応じてＨレベルからＬレベルとなり時定数に応じた
時点で制御装置はリセット状態となる。
与えられることによりスイッチング手段はオンとなりノ
ンマスカブル割込み端子に入力する電圧はＨレベルから
Ｌレベルとなりノンマスカブル割込みが実行される。ま
た第１のC MOS NAND回路，第１の充放電回路および第２
のC MOS NAND回路を介してストップ端子に与えられる電
源電圧も第１の充放電回路の時定数に応じてＨレベルか
らＬレベルとなり時定数に応じた時点で制御装置はスト
ップ状態となる。さらに第３のC MOS NAND素子，第２の
充放電回路および第４のC MOS NAND素子を介してリセッ
ト端子に与えられる電源電圧も第２の充放電回路の時定
数に応じてＨレベルからＬレベルとなり時定数に応じた
時点で制御装置はリセット状態となる。
実施例 第１図はこの発明の実施例を示すものでCPUのリセッ
ト回路を示している。第２図は第１図に示す回路のタイ
ムチャートである。第１図においては第３図に示した直
流電源60,第１のスイッチSw1,第２のスイッチSw2,第１
の電圧監視回路70,第２の電圧監視回路72,CPU暴走監視
回路71および制御回路73は省略されている。
ト回路を示している。第２図は第１図に示す回路のタイ
ムチャートである。第１図においては第３図に示した直
流電源60,第１のスイッチSw1,第２のスイッチSw2,第１
の電圧監視回路70,第２の電圧監視回路72,CPU暴走監視
回路71および制御回路73は省略されている。
直流電源60は抵抗24を介してCPU10のノンマスカブル
割込み端子，第１のC MOS NAND素子11,第３のC MOS NAN
D素子13およびトランジスタ20のコレクタ端子にそれぞ
れ接続されている。トランジスタ20のベース端子は第３
図と同様に制御回路73に接続され，エミッタ端子は接地
されている。トランジスタ20はベースに制御信号が供給
されるとオン状態となる。
割込み端子，第１のC MOS NAND素子11,第３のC MOS NAN
D素子13およびトランジスタ20のコレクタ端子にそれぞ
れ接続されている。トランジスタ20のベース端子は第３
図と同様に制御回路73に接続され，エミッタ端子は接地
されている。トランジスタ20はベースに制御信号が供給
されるとオン状態となる。
第１のC MOS NAND素子11の出力端子は第２のC MOS NA
ND素子12の一方の入力端子に接続されるとともに抵抗21
とコンデンサ23とから構成されている第１の充放電回路
31,抵抗22を介して第２のC MOS NAND素子12の他方の入
力端子に接続されている。第２のC MOS NAND素子12の出
力端子は,CPU10のストップ端子に接続されている。第３
のC MOS NAND素子13の出力端子は抵抗25とこれに並列に
接続された抵抗26とダイオード27からなる直列回路とコ
ンデンサ28とから構成されている第２の充放電回路32を
介して第４のC MOS NAND素子14の入力端子に接続されて
いる。第４のC MOS NAND素子14の出力端子はCPU10のリ
セット端子に接続されている。
ND素子12の一方の入力端子に接続されるとともに抵抗21
とコンデンサ23とから構成されている第１の充放電回路
31,抵抗22を介して第２のC MOS NAND素子12の他方の入
力端子に接続されている。第２のC MOS NAND素子12の出
力端子は,CPU10のストップ端子に接続されている。第３
のC MOS NAND素子13の出力端子は抵抗25とこれに並列に
接続された抵抗26とダイオード27からなる直列回路とコ
ンデンサ28とから構成されている第２の充放電回路32を
介して第４のC MOS NAND素子14の入力端子に接続されて
いる。第４のC MOS NAND素子14の出力端子はCPU10のリ
セット端子に接続されている。
このような回路構成において，トランジスタ20には制
御信号が与えられて導通状態となっているため，第１の
スイッチSw1がオンとされるとCPU10のストップ端子にCP
U10の駆動のためのパルスが入力する。
御信号が与えられて導通状態となっているため，第１の
スイッチSw1がオンとされるとCPU10のストップ端子にCP
U10の駆動のためのパルスが入力する。
次に第２のスイッチSw2がオンとされることにより制
御信号がトランジスタ20のベースに与えられなくなる。
これによりトランジスタ20はオフとなり電源電圧VBがノ
ンマスカブル割込み端子，第１のC MOS NAND素子11およ
び第３のC MOS NAND素子13にそれぞれ与えられる。
御信号がトランジスタ20のベースに与えられなくなる。
これによりトランジスタ20はオフとなり電源電圧VBがノ
ンマスカブル割込み端子，第１のC MOS NAND素子11およ
び第３のC MOS NAND素子13にそれぞれ与えられる。
第１のC MOS NAND素子11に電源電圧VBが与えられると
出力端子からＬレベルの電圧が出力される。Ｌレベルの
電圧は第２のC MOS NAND素子12の一方の入力端子に与え
られる。これにより第２のC MOS NAND素子12の出力はＨ
レベルとなりストップ端子に与えられる。
出力端子からＬレベルの電圧が出力される。Ｌレベルの
電圧は第２のC MOS NAND素子12の一方の入力端子に与え
られる。これにより第２のC MOS NAND素子12の出力はＨ
レベルとなりストップ端子に与えられる。
第３のC MOS NAND素子13に電源電圧VBが与えられると
出力端子の電圧はＬレベルとなる。これにより第２の充
放電回路32の抵抗25とコンデンサ28との各値で決定され
る時定数に応じてＬレベルの電圧が保護抵抗29を介して
第４のC MOS NAND素子14に与えられる。この第４のC MO
S NAND素子14の出力はＨレベルとなりリセット端子に入
力する。
出力端子の電圧はＬレベルとなる。これにより第２の充
放電回路32の抵抗25とコンデンサ28との各値で決定され
る時定数に応じてＬレベルの電圧が保護抵抗29を介して
第４のC MOS NAND素子14に与えられる。この第４のC MO
S NAND素子14の出力はＨレベルとなりリセット端子に入
力する。
第１の電圧監視回路70,第２の電圧監視回路72およびC
PU監視回路71からの信号に基づいて制御回路73からトラ
ンジスタ20に制御信号が与えられ，トランジスタ20が導
通状態となるとノンマスカブル割込み端子，第１のC MO
S NAND素子11および第３のC MOS NAND素子13にそれぞれ
与えられる電圧はＨレベルからＬレベルとなる。
PU監視回路71からの信号に基づいて制御回路73からトラ
ンジスタ20に制御信号が与えられ，トランジスタ20が導
通状態となるとノンマスカブル割込み端子，第１のC MO
S NAND素子11および第３のC MOS NAND素子13にそれぞれ
与えられる電圧はＨレベルからＬレベルとなる。
ノンマスカブル割込み端子に与えられる電圧がＨレベ
ルからＬレベルになることによりノンマスカブル割込み
が実行される。
ルからＬレベルになることによりノンマスカブル割込み
が実行される。
第１のC MOS NAND素子11にＬレベルの電圧が与えられ
るとその出力はＨレベルとなり第２のC MOS NAND素子12
および第１の充放電回路31にそれぞれ与えられる。第１
の充放電回路31でコンデンサ23に電荷が蓄積され所定の
しきい値を越えると保護抵抗22を介してＨレベルの電圧
が第２のC MOS NAND素子12の他方の入力端子に与えられ
る。これにより第２のC MOS NAND素子12の出力電圧はＨ
レベルからＬレベルとなる。このＬレベルの電圧がスト
ップ端子に入力し,CPU10がストップ状態となる。
るとその出力はＨレベルとなり第２のC MOS NAND素子12
および第１の充放電回路31にそれぞれ与えられる。第１
の充放電回路31でコンデンサ23に電荷が蓄積され所定の
しきい値を越えると保護抵抗22を介してＨレベルの電圧
が第２のC MOS NAND素子12の他方の入力端子に与えられ
る。これにより第２のC MOS NAND素子12の出力電圧はＨ
レベルからＬレベルとなる。このＬレベルの電圧がスト
ップ端子に入力し,CPU10がストップ状態となる。
また第３のC MOS NAND素子13にＬレベルの電圧が与え
られるとその出力はＨレベルとなり，このＨレベルの電
圧が第２の充放電回路32に与えられる。第２の充放電回
路32のダイオード27,抵抗26を介してこの回路32の時定
数に応じてＨレベルの電圧が第４のC MOS NAND素子14に
与えられる。これにより第４のC MOS NAND素子14の出力
電圧はＨレベルからＬレベルとなりこれがリセット端子
に入力し,CPU10がリセット状態となる。
られるとその出力はＨレベルとなり，このＨレベルの電
圧が第２の充放電回路32に与えられる。第２の充放電回
路32のダイオード27,抵抗26を介してこの回路32の時定
数に応じてＨレベルの電圧が第４のC MOS NAND素子14に
与えられる。これにより第４のC MOS NAND素子14の出力
電圧はＨレベルからＬレベルとなりこれがリセット端子
に入力し,CPU10がリセット状態となる。
考案の効果 この考案によると，充放電回路を設けているので，そ
の時定数を変化させることにより制御装置のストップま
たはリセットの実行時間を比較的容易に調整することが
できる。
の時定数を変化させることにより制御装置のストップま
たはリセットの実行時間を比較的容易に調整することが
できる。
また制御装置のリセットが行なわれるときにノンマス
カブル割込みを実行させているので暗電流を減少させる
ことができ，電源電圧の消耗を極力押さえることができ
る。ノンマスカブル割込みを実行させてからリセットを
行なうので，ストップ状態においてデータがRAMに退避
しているときリセットを行なってもRAMを破壊すること
がなくなる。
カブル割込みを実行させているので暗電流を減少させる
ことができ，電源電圧の消耗を極力押さえることができ
る。ノンマスカブル割込みを実行させてからリセットを
行なうので，ストップ状態においてデータがRAMに退避
しているときリセットを行なってもRAMを破壊すること
がなくなる。
さらにC MOS NAND素子を用いてリセット回路を構成し
ているので，迅速化を図ることができ，リセットまでに
必要とする時間を短縮することができる。
ているので，迅速化を図ることができ，リセットまでに
必要とする時間を短縮することができる。
第１図はこの考案の実施例を示すもので,CPUのリセット
回路を示す回路図，第２図は第１図に示す回路のタイム
・チャートである。 第３図は従来のCPUのリセット回路の一例を示す回路
図，第４図は第３図に示す回路のタイム・チャートであ
る。 10……CPU,11,12,13,14……C MOS NAND素子,20……トラ
ンジスタ,21,22,24,25,26,29……抵抗,23,28……コンデ
ンサ,27……ダイオード,31……第１の充放電回路,32…
…第２の充放電回路。
回路を示す回路図，第２図は第１図に示す回路のタイム
・チャートである。 第３図は従来のCPUのリセット回路の一例を示す回路
図，第４図は第３図に示す回路のタイム・チャートであ
る。 10……CPU,11,12,13,14……C MOS NAND素子,20……トラ
ンジスタ,21,22,24,25,26,29……抵抗,23,28……コンデ
ンサ,27……ダイオード,31……第１の充放電回路,32…
…第２の充放電回路。
───────────────────────────────────────────────────── フロントページの続き (72)考案者 西村 浩 大阪府大阪市中央区城見１丁目４番24号 日本電気ホームエレクトロニクス株式 会社内
Claims (1)
- 【請求項１】リセット端子，ストップ端子およびノンマ
スカブル割込み端子をもつ制御装置のリセットを行う回
路において， スイッチング制御信号によりスイッチング制御され，ト
リガ信号をノンマスカブル割込み端子に与えるスイッチ
ング手段， 上記スイッチング手段が制御されることに応じてトリガ
信号が与えられる第１のC MOS NAND素子， 出力端子が上記ストップ信号と接続されている第２のC
MOS NAND素子， 入力側が上記第１のC MOS NAND素子の出力端子と，出力
側が上記第２のC MOS NAND素子の入力端子とそれぞれ接
続され，上記第１のC MOS NAND素子の出力信号に応じて
充放電を行なう第１の充放電回路， 上記スイッチング手段が制御されることに応じてトリガ
信号が与えられる第３のC MOS NAND素子， 出力端子がリセット端子と接続されている第４のC MOS
NAND素子，ならびに 入力側が上記第３のC MOS NAND素子の出力端子と，出力
側が上記第４のC MOS NAND素子の入力端子とそれぞれ接
続され，上記第３のC MOS NAND素子の出力信号に応じて
充放電を行なう第２の充放電回路， を備えた制御装置のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070390U JP2504003Y2 (ja) | 1990-04-18 | 1990-04-18 | 制御装置のリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070390U JP2504003Y2 (ja) | 1990-04-18 | 1990-04-18 | 制御装置のリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0431U JPH0431U (ja) | 1992-01-06 |
| JP2504003Y2 true JP2504003Y2 (ja) | 1996-07-03 |
Family
ID=31550720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070390U Expired - Lifetime JP2504003Y2 (ja) | 1990-04-18 | 1990-04-18 | 制御装置のリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504003Y2 (ja) |
-
1990
- 1990-04-18 JP JP4070390U patent/JP2504003Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0431U (ja) | 1992-01-06 |
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