JPH0224287Y2

JPH0224287Y2 -

Info

Publication number: JPH0224287Y2
Application number: JP1980053839U
Authority: JP
Priority date: 1980-04-18
Filing date: 1980-04-18
Publication date: 1990-07-03
Also published as: JPS56154719U

Description

【考案の詳細な説明】本考案はスイツチのチヤタリング、特に電源投
入時のスイツチのチヤタリングの影響を防止し、
初期化信号を演算制御回路に送出するスイツチ制
御回路に関する。

デイジタル回路において電源投入スイツチのチ
ヤタリングが生じると種々の問題が生じる。デイ
ジタル回路のイニシヤライズ信号発生回路を例に
して、前記問題を説明する。

一般にデイジタル回路においては、電源投入時
に初期化信号を発生させてカウンタ、フリツプフ
ロツプ等をある一定の初期状態にする必要があ
る。そのため第１図に示すようなコンデンサ、抵
抗等を用いた回路で電源投入時に初期化信号Inを
形成し、演算制御回路に与えて初期状態を得てい
る。

この回路の動作を第２図を参照して説明する。
第２図ｂはCRの時定数が比較的小さい場合につ
いて示してある。CRの時定数が充分大でないと
電源投入用スイツチSWのチヤタリングによつて
演算制御回路が初期化されないことがある。すな
わちｂにおいて時間T₁でスイツチSWがオフとな
つて電源がオフとなり、時間T₂でスイツチがオ
ンとなるまでにコンデンサＣの電荷が放電しない
とT₂で電源がオンとなつたときコンデンサ端の
電圧VcがインバータＧのスレシヨルドレベルV_th
より高く初期化信号Inが発生しない。そこで一般
にはＣで示すようにスイツチSWのチヤタリング
時間に比して充分時定数の大きい時定数が得られ
るような抵抗とコンデンサを用いて初期化信号In
をしていた。

このようにCRの時定数を大きくすると初期化
信号用回路のIC化が困難となる。また、初期化
信号Inのパルス幅が長くなるために電源投入から
演算制御回路が作動状態となるまでに時間がかか
り、すみやかに初期化を完了したいような場合不
具合であるなどの問題が生ずる。前述したスイツ
チのチヤタリングによる問題を防止するために、
機械スイツチと制御回路間にフリツプフロツプ回
路を介在させ、チヤタリングのない信号を制御回
路に送出する回路が特開昭51−49660号（先行例）
に開示されている。

しかしながら、この先行例は、本願の目的であ
る演算制御回路に初期化信号を与えるものではな
い。また、初期化信号は入力信号として単に立上
り又は立下りの変化があればよいのではなく、初
期化を全に行うにはある程度のパルス幅が必要で
ある。

上述の事情に鑑み、本考案のスイツチ制御回路
は、電源スイツチのチヤタリングを防止するチヤ
タリング防止回路の動作出力に同期して作動する
計時回路と、この計時回路の出力によつて初期化
信号を終了させる初期化信号発生回路とにより初
期化信号を制御し演算制御回路を初期化するよう
にしたものである。

以下図面等を参照して、本考案によるスイツチ
制御回路をさに詳しく説明する。

第３図は本考案によるスイツチ制御回路の実施
例を示す回路図、第４図は前記回路の動作を説明
するためのタイムチヤートである。第３図に示し
た回路はCMOS構成の論理回路に適している。
CMOS構成の回路は、電流を消費するのはその
論理が反転するときであつて、静的な状態におい
ては、CMOSは殆んど電流を流さないからであ
る。

第３図においてインバータ３およびフリツプフ
ロツプ４は常時通電されているにもかかわらず電
源投入用スイツチ２がオフの間は殆んど電流を消
費してない。今スイツチ２がオフの状態において
スイツチングトランジスタ５はオフであり、演算
制御部１０全体がハイレベルにある。カウンタ出
力１１のN₁もハイレベルにあり、N₁はフリツプ
フロツプ４のリセツト信号としてフリツプフロツ
プ４をリセツトしている。

次に電源投入スイツチ２をオンとするとフリツ
プフロツプ４はセツトされてスイツチングトラン
ジスタ５が導通し、演算制御部１０を通電すると
共に小さな抵抗７よびコンデンサ８よりなるRC
時定回路によつて短時間初期化信号Inが形成され
る。そしてこの信号によりカウンタ１１および演
算制御部１０を初期リセツトする。In信号によつ
てカウンタ１１がリセツトされることによりカウ
ンタ出力N₁はローレベルとなる。スイツチ２が
チヤタリングによつて一時的にオフとなつてもフ
リツプフロツプ４にはリセツト信号が入らずフリ
ツプフロツプ４はセツト状態を保つ。カウンタ１
１を初期化してからある時間後にカウンタ１１の
出力N₁がハイとなるがこの時にはスイツチ８の
チヤタリングは治まつており、インバータ３を介
してセツト信号が与えられているのでセツト優先
モードのフリツプフロツプ４はセツト状態を保
つ。カウンタ１１の出力N₁がリセツト状態から
ハイとなる時間はスイツチ２の予想される最大チ
ヤタリング時間と等しいかそれ以上に選ぶことに
より、電源投入スイツチ２のチヤタリングの影響
を防止することができる。例えばスイツチ２のチ
ヤタリング時間が最大10msならば信号N₁は周期
20msのカウンタから取り出すことにより初期化
後N₁がハイとなるのは10ms後となり、初期化信
号Inを5μsecとすればスイツチ２を投入後
10.005ms後にN₁がハイとなことになる。

電源投入スイツチ１をオフとするときはスイツ
チ２をオフ後N₁がハイとなる時にフリツプフロ
ツプ４にリセツト信号が与えられてフリツプフロ
ツプ４がリセツトされスイツチングトランジスタ
５が非導通となる。

このように本考案においては電源投入スイツチ
２の投入時のチヤタリングを防止することにより
初期化信号Inを形成するイニシヤライズ回路の時
定数を小さくすることができＲ，ＣをICに内蔵
することも可能となる。

例えば、Ｒ＝500KΩ Ｃ＝10pFとすればRC時
定数は5μsecであり、上記Ｒ，Ｃの値はIC化可能
な値である。また初期化信号は短時間であり、演
算制御部をすみやかに初期化して作動状態とする
ことができる。

以上時定数回路を用いたイニシヤライズ回路を
例にして説明したが他のイニシヤライズ回路を用
いることもできる。第５図に他の例を示してあ
る。先に第３図を参照して説明した部分と共通の
機能を持つ部分については共通の符号を付してあ
る。

スイツチSW₁，SW₂は電源投入スイツチに対応
する。このイニシヤライズ回路は、演算制御回路
１０からのクロツクをカウントするカウンタ１
２、Ｄタイプフリツプフロツプ１３、アンドゲー
ト１４等により構成される。フリツプフロツプ４
がセツトされ半導体スイツチ５が導通し、演算制
御回路１０が電源に接続されると、カウンタ１２
は演算制御回路１０からのクロツクの計数を開始
する。このときゲート１４の出力はハイレベルと
なりイニシヤライズ信号Inが発生する。カウンタ
１２が所定のカウント数に達すると、ゲート１４
の出力はローレベルとなる。このイニシヤライズ
信号パルスの持続時間はカウンタ１２により任意
に決定できる。

以上述べたように、本考案によるスイツチ制御
回路はチヤタリングの影響を防止し、演算回路へ
の電力の供給やイニシヤライズを安定、確実、迅
速に行うことができる。

また、CR回路を用いる場合は、小さい時定数
のCR回路を用いることができ、回路を小形化で
きる。

【図面の簡単な説明】

第１図はイニシヤライズ信号発生回路を含む回
路を示す回路図、第２図はイニシヤライズ回路が
スイツチSWのチヤタリングにより受ける影響を
説明するための波形図、第３図は本考案によるス
イツチ制御回路の実施例を示す回路図、第４図は
第３図に示した回路の動作を説明するためのタイ
ムチヤート、第５図は、第３図に示した回路に同
様に適用できるイニシヤライズ回路の他の構成例
を示す回路図である。１……電源電池、２……スイツチ、３……イン
バータ、４……フリツプフロツプ、５……半導体
スイツチ、６，７……抵抗、８……コンデンサ、
９……インバータ、１０……演算制御部、１１…
…カウンタ、１２……カウンタ、１３……Ｄタイ
プフリツプフロツプ、１４……アンドゲート。

Claims

【実用新案登録請求の範囲】

常時電源に接続されているセツトリセツトフリ
ツプフロツプと、投入されることにより前記フリ
ツプフロツプをセツトするチヤタリングの発生が
予想される電源投入スイツチと、前記フリツプフ
ロツプがセツトされているときに演算制御回路を
電源に接続しリセツトされているときにこれを切
断する半導体スイツチと、前記半導体スイツチを
介して前記電源に接続され前記チヤタリングが予
想される期間以上前記フリツプフロツプのリセツ
ト入力を禁止するリセツト禁止回路と、前記半導
体スイツチの導通に同期して計時を開始し前記フ
リツプフロツプがリセツト状態にある時はリセツ
ト状態となる計時回路と、前記半導体スイツチの
導通と共に初期化信号を発生して演算制御回路に
供給し、前記計時回路の出力によつて初期化信号
を終了させる初期化信号発生回路とを備えたスイ
ツチ制御回路。