JPS60191323A

JPS60191323A - モノリシツク集積回路

Info

Publication number: JPS60191323A
Application number: JP59248104A
Authority: JP
Inventors: Kenzo Masuda; 増田　健三
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1985-09-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、オートクリア回路＋（初期状態設定回路）
を有するモノリシック集積回路に関する。

電子式卓上計算機等のディジタル制御回路にあっては、
種々の記憶回路を有し、電源投入時には、これらの内容
が不定であるので、これらをクリアして一定の初期値に
設定してから動作させる必要がある。

これを電源投入時に自動的に行なうのがオートクリア回
路である。

電源電圧の立ち上りを利用したオートクリア回路として
、第３図に示すような回路がある。この回路は、電源電
圧が電子回路の最底動作電圧を超えた所定の電圧になっ
たことを検出して、電源投入から上記電圧検出に至るま
での間の電源電圧信号をクリア信号として用いるもので
ある。すなわち、電源電圧を入力信号とする第１のソー
スフォロワ回路（（Ｌ　、Ｑ２　）と、このソースフォ
ロワ出力を入力とする第２のソースフォロワ回路（Ｑ３
゜Ｑ、）と、この第２のソースフォロワ出力を入力とし
て、クリア信号（ＡＣＬ）を形成するインバータ回路（
Ｑ、、Ｑ、）とによりオートクリア回路を構成するもの
である。この回路において、第２のソースフォロワ出力
は、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｑ　１ｔＱｓ　）がオ
ンした後に出力されたものであることより、電源電圧（
ｖＤｏ）が少なくとも２倍のしきい値電圧以上、換言す
れば、電子回路の最底動作電圧を超えた後、インバータ
回路のＭＩ　５ＦＥＴ（Ｑ６　）がオンして、クリア信
号を解除するものであるため、“上記ＭＩ８ＦＥＴ（Ｑ
ｌ　、Ｑｓ　）がオンした時点からインバータ回路が反
転重力を形成するまでの間に電子回路はクリア動作を行
なうものである。

この回路にあっては、電源電圧の立ち上り速度が数１０
ｍ５ある場合は、電子回路のクリア動作がなされるが、
電源電圧の立ち上りが速くなると上記クリア動作期間が
短かくなりクリア動作が完全になされなくなる虞れが生
じ、電源電圧の立ち上りの速いものには適用できないと
いう問題がある。

この発明の目的は、確実にクリア動作を行なうことが可
能なオートクリア回路を有するモノリシック集積回路を
提供することにある。

この発明の他の目的は、小型化が可能なオートクリア回
路を有するモノリシック集積回路を提供することにある
。

なお、オートクリア回路については、例えば特開昭５０
−２８７４２号に開示されているものが公知である。

この発明の一実施例においては、時定数回路が設けられ
る。これに電源電圧の立ち上りの速いものに対しても充
分にクリア動作を行なうことができるようになる。

以下、実施例により、この発明を具体的に説明する。

第１図は、この発明の一実施例を示す回路図である。

この回路は、電源電圧を入力とするソースフォロワ回路
（Ｑｌ　、Ｑ２　）と、このソースフォロワ出力を入力
とするソースフォロワ回路（Ｑ、　、　Ｑ、）と、この
後段のソースフォロワ出力を入力とするインバータ回路
（Ｑ＝　、Ｑａ　）と、時定数回路を構成するＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　（Ｑ　？〜Ｑ、）及びコンデンサ（Ｃ
）と、上記コンデンサ（Ｃ）の出力を入力とするＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　（Ｑ　１１）と上記インバータ回路
（Ｑ、、Ｑ６　）の出力を入力とするＭＩＳＦＥＴ（Ｑ
ｒ２）とによるバッファ回路と、上記インバータ回路（
Ｑ５　、Ｑａ　）の出力で制御され上記コンデンサ（Ｃ
）に並列に設けられたＭＩＳＦＥＴ（Ｑｌｏ）と、上記
バッファ出力及びソースフォロワ出力をクリア解除入力
とするラッチ回路（Ｑ１３〜Ｑ１８）とにより構成され
る。

上記時定数回路は、抵抗手段としてのＭＩ　５ＦＥＴ（
Ｑ７〜ＱＱ　）を通してコンデンサＣＣ）に電源電圧（
Ｖ、Ｄ）で充電しようとするものである。

このとき、コンデンサ（Ｃ）と、ＭＩ　５ＦＥＴ（Ｑ、
）との時定数を実質的に大きくするため、クロック（φ
１　、φＤ）でスイッチングするＭＩＳＦＥＴ（Ｑｇ　
、ＱＱ　）を設けるものである。

この回路の動作は、第２図に示す動作波形図を参照して
説明する。電源投入（ｔｏ）により、電源電圧が２倍の
しきい値電圧（２ｖｔｈ）に達する時刻（ｔ、）におい
て、ＭＩＳＦＥＴ（Ｑｌ、Ｑｇ）がオンして、ソースフ
ォロワ出力（ＶＡ）が立ち上る。そして、このソースフ
ォロワ出力（ＶＡ）がしきい値電圧（Ｖｔ）１）に達す
る時刻（ｔ２　）において、インバータ回路のＭＩ　Ｓ
　Ｆ　ＥＴ　（Ｑａ　）がオンするため、コンデンサ（
Ｃ）と並列に設けたＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｑｌｏ
　）がオフして、コンデンサ（Ｃ）Ｋ充電が開始される
。この充電動作は、クロックパルス（φ１　、φＤ）に
より間欠的になされるため、充電電圧（Ｖｃ）は、階段
状波形となる。コノ充電電圧（Ｖａ）がＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　（Ｑ＋＋　）のしきい値電圧を超えた時点（
ｔ、）において、ＭＩＳＦＥＴ（Ｑ＋＋）がオンする。

さらに、充電電圧（Ｖｃ）が２倍のしきい値電圧（２ｖ
ｔｈ）に達した時（ｔ４）において、ラッチ回路のＭＩ
ＳＦＥＴ（Ｑｌ４）；がオンして、電源電圧（ＶＤＤ）
の立ち上りとともに立ち上ったクリア信号（ＡＣＬ）を
接地レベルに反転させ、クリア解除を行なう。

なお、上記ＭＩＳＦＥＴ（Ｑｌ４）と直列関係にあるＭ
Ｉ　５ＦＥＴ（Ｑｌａ）は、前記インバータ回路のＭＩ
　Ｓ　Ｆ　ＥＴ　（Ｑａ　）がオンした時点（ｔ２）で
オンするものである。

以上の動作説明で明らかなように、ソースフォロワ出力
（Ｖａ）が出力される時点（ｔ、）からクリア動作解除
がなされる時点（ｔ４　）の間にクリア動作がなされる
。この時間のうち、時Ａ（ｔ２〜１４　）の間は、電ｍ
電圧（ＭＩ）Ｄ）の立ち一ヒリに無関係の一定の値とな
るため、これをクリア動作に必要な時間に設定すること
により、確実なりリア動作を行なわせることができる。

すなわち、前記の第３図の回路にあっては、時点（ｔ、
）から（ｔ２　）に至る間を利用してクリア動作を行な
わせるものであり、この間は電源電圧の立ち上りに応じ
て変化′ｆろものである。これに対して、この実施例の
回路は、−１−記時定数回路により、一定の時間を確保
できるものであるため確実にクリア動作を行なわせるこ
とができる。

この発明は前記実施例に限定されず、極々の変形するこ
とができる。例えば、時定数回路として、クロックパル
ス（φ１　、φＤ）で制御されるＭＩＳＦＥＴ（Ｑ８　
、Ｑｌｌ　）はなくともよい。ただ、時定数を大きくす
る場合、コンデンサの容量値を大きくすることなく実現
できるので、コンデンサの占有面積を小さくする有効な
手段である。

また、バッファ回路（Ｑｌｌ・Ｑ１２）は・省略するも
のをしてもよい。この場合、第２図において、時刻（ｔ
３　）でクリア解除がなされる。すなわち、バッファ回
路（Ｑ目、Ｑ、、）は、コンデンサ出力（Ｖｃ）のレベ
ルシフト回路としての役割を果すものであり、クリア動
作期間を長くする必要がある場合に有効である。

また、出力ラッチ回路は、これに替えてインバータ回路
であってもよい。出力回路として、ランチ回路利用した
のは、オートクリア信号として、（ＡＣＬ）及びその反
転出力（ＡＣＬ）を必要とする場合、及び急峻な出力波
形を得る場合に右投となるためである。また、このラッ
チ回路のセット入力として、ンースフォロワ出力を用い
ているが、これは電源電圧（ＶＤＤ）が３Ｖｔｈを超え
る迄ＭＩＳＦＥＴ（Ｑ＋ａ）がＯＮＬない事を用いてラ
ッチ回路をセットするものである。

この発明は、電子式卓上計算機等のディジタル制御回路
に広く利用でき、特に、ＭＩ　５ＦＥＴによるモノリシ
ック集積回路に構成されたディジタル制御回路に適した
ものということができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作波形図、第３図は、従来のオートクリア回路
の一例を示す回路図である。第　１　図第　２　図第　３　図

Claims

【特許請求の範囲】

電源投入に応答して、その出力信号の電位が第１電位と
なる初期状態設定回路と、上記出力信号の電位が第１電
位となることにより初期状態に設定される回路とを有す
るモノリシック集積回路であって、上記初期状態設定回
路は、タイミング信号によりスイッチ制御されるＭＩ　
８ＦＥＴと、上記ＭＩＳＦＥＴを介して間欠的に電圧が
供給されるキャパシタとを有し、上記キャパシタに保持
された電圧が所定の電圧に達することにより、初期状態
設定回路の出力信号の電位が、上記第１電位とは、異な
る第２電位にされることを特徴とするモノリシック集積
回路。