JP3380978B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【０００１】
【産業上の利用分野】本発明は、不使用の信号入力端子
の電圧を安定に固定できる半導体装置に関するものであ
る。
の電圧を安定に固定できる半導体装置に関するものであ
る。
【０００２】
【従来の技術】CPU 及びCPU により制御される回路等を
内蔵している半導体チップたる半導体装置には、信号を
入力するための信号入力端子を備えている。この信号入
力端子は、その非使用時に開放状態（ハイインピーダン
ス状態）にすると、外部のノイズ等により信号入力端子
の電位が不安定となって、CPU 等を誤動作させることが
起こり得る。そのため信号入力端子に電源電圧又は接地
電圧を与えて、信号入力端子の電位を固定するようにし
ている。
内蔵している半導体チップたる半導体装置には、信号を
入力するための信号入力端子を備えている。この信号入
力端子は、その非使用時に開放状態（ハイインピーダン
ス状態）にすると、外部のノイズ等により信号入力端子
の電位が不安定となって、CPU 等を誤動作させることが
起こり得る。そのため信号入力端子に電源電圧又は接地
電圧を与えて、信号入力端子の電位を固定するようにし
ている。
【０００３】図８は従来のこのような半導体装置の要部
構成を示すブロック図である。半導体装置Ａに備えてい
る信号入力端子４は、プルアップ抵抗となるＰチャネル
トランジスタPTのマスクオプション部11を介して直流電
源ＶC と接続され、ＰチャネルトランジスタPTのソース
ＳはゲートＧと接続される。また信号入力端子４はイン
バータ12の入力端子と接続される。この半導体装置Ａ
は、ウエハプロセス工程中において、マスクオプション
部11に強制的にＢ (ボロン) を注入することによって電
荷のパス (通路) を形成し、ＰチャネルトランジスタPT
をプルアップ抵抗として利用するようにしている。
構成を示すブロック図である。半導体装置Ａに備えてい
る信号入力端子４は、プルアップ抵抗となるＰチャネル
トランジスタPTのマスクオプション部11を介して直流電
源ＶC と接続され、ＰチャネルトランジスタPTのソース
ＳはゲートＧと接続される。また信号入力端子４はイン
バータ12の入力端子と接続される。この半導体装置Ａ
は、ウエハプロセス工程中において、マスクオプション
部11に強制的にＢ (ボロン) を注入することによって電
荷のパス (通路) を形成し、ＰチャネルトランジスタPT
をプルアップ抵抗として利用するようにしている。
【０００４】この半導体装置Ａでは、直流電源ＶC がＰ
チャネルトランジスタPTのゲートＧと接続されるため、
ＰチャネルトランジスタPTがオンしたままとなり、信号
入力端子４には直流電源ＶC の電圧が与えられる。この
ようにして信号入力端子４が不使用の場合には、信号入
力端子４の電位を、直流電源ＶC の電圧により固定して
いる。
チャネルトランジスタPTのゲートＧと接続されるため、
ＰチャネルトランジスタPTがオンしたままとなり、信号
入力端子４には直流電源ＶC の電圧が与えられる。この
ようにして信号入力端子４が不使用の場合には、信号入
力端子４の電位を、直流電源ＶC の電圧により固定して
いる。
【０００５】図９は従来のこのような半導体装置の他の
要部構成を示すブロック図である。半導体装置Ａに備え
ている信号入力端子４は、ＰチャネルトランジスタPTを
介して直流電源ＶC と接続され、またインバータ12の入
力端子と接続される。CPU 15からの信号はラッチ回路５
へ入力され、ラッチ回路５の内容はＰチャネルトランジ
スタPTのゲートへ入力される。ラッチ回路５のリセット
端子はＮチャネルトランジスタNTを介して接地される。
ＮチャネルトランジスタNTのゲートにはリセット信号８
が入力される。
要部構成を示すブロック図である。半導体装置Ａに備え
ている信号入力端子４は、ＰチャネルトランジスタPTを
介して直流電源ＶC と接続され、またインバータ12の入
力端子と接続される。CPU 15からの信号はラッチ回路５
へ入力され、ラッチ回路５の内容はＰチャネルトランジ
スタPTのゲートへ入力される。ラッチ回路５のリセット
端子はＮチャネルトランジスタNTを介して接地される。
ＮチャネルトランジスタNTのゲートにはリセット信号８
が入力される。
【０００６】この半導体装置Ａでは、CPU 15からラッチ
回路５へ信号を入力して、ラッチ回路５の内容をＬレベ
ルにすると、それによってＰチャネルトランジスタPTが
オンしたままになり、信号入力端子４には直流電源ＶC
の電圧が与えられる。このようにして、信号入力端子４
が不使用の場合は、信号入力端子４の電位を、直流電源
ＶC の電圧に固定している。しかるに、半導体装置Ａ内
でＨレベルのリセット信号８が発生すると、そのリセッ
ト信号８によりＮチャネルトランジスタNTがオンして、
ラッチ回路５がリセットされてラッチ回路５の内容はＨ
レベルとなり、ＰチャネルトランジスタPTがオフして、
信号入力端子４は直流電源ＶC と切離された状態にな
る。その後、CPU 15から再び信号がラッチ回路５へ入力
され、ラッチ回路５の内容がＬレベルになると、Ｐチャ
ネルトランジスタPTがオンして、信号入力端子４の電位
は直流電源ＶC の電圧により固定される。
回路５へ信号を入力して、ラッチ回路５の内容をＬレベ
ルにすると、それによってＰチャネルトランジスタPTが
オンしたままになり、信号入力端子４には直流電源ＶC
の電圧が与えられる。このようにして、信号入力端子４
が不使用の場合は、信号入力端子４の電位を、直流電源
ＶC の電圧に固定している。しかるに、半導体装置Ａ内
でＨレベルのリセット信号８が発生すると、そのリセッ
ト信号８によりＮチャネルトランジスタNTがオンして、
ラッチ回路５がリセットされてラッチ回路５の内容はＨ
レベルとなり、ＰチャネルトランジスタPTがオフして、
信号入力端子４は直流電源ＶC と切離された状態にな
る。その後、CPU 15から再び信号がラッチ回路５へ入力
され、ラッチ回路５の内容がＬレベルになると、Ｐチャ
ネルトランジスタPTがオンして、信号入力端子４の電位
は直流電源ＶC の電圧により固定される。
【０００７】
【発明が解決しようとする課題】ところで、図８に示し
た半導体装置ではＰチャネルトランジスタのマスクオプ
ション部にボロンを強制的に一旦注入した場合は、Ｐチ
ャネルトランジスタがオンしたままとなり、オフしなく
なる。そのため、半導体装置の製造後において、不使用
の予定であった信号入力端子に信号を入力して信号入力
端子として使用しようとしても、使用できないという不
都合がある。また図９に示した半導体装置では、リセッ
ト信号が発生すると、その都度ラッチ回路がリセットさ
れる。そして、CPU からラッチ回路へ再び信号が入力さ
れリセットが解除されるまでの期間は、信号入力端子の
電位が不安定になり、CPU 等が誤動作する虞れがあると
いう問題がある。本発明は斯かる問題に鑑み、不使用の
信号入力端子の電位を安定に固定できる半導体装置を提
供することを目的とする。
た半導体装置ではＰチャネルトランジスタのマスクオプ
ション部にボロンを強制的に一旦注入した場合は、Ｐチ
ャネルトランジスタがオンしたままとなり、オフしなく
なる。そのため、半導体装置の製造後において、不使用
の予定であった信号入力端子に信号を入力して信号入力
端子として使用しようとしても、使用できないという不
都合がある。また図９に示した半導体装置では、リセッ
ト信号が発生すると、その都度ラッチ回路がリセットさ
れる。そして、CPU からラッチ回路へ再び信号が入力さ
れリセットが解除されるまでの期間は、信号入力端子の
電位が不安定になり、CPU 等が誤動作する虞れがあると
いう問題がある。本発明は斯かる問題に鑑み、不使用の
信号入力端子の電位を安定に固定できる半導体装置を提
供することを目的とする。
【０００８】
【課題を解決するための手段】第１発明に係る半導体装
置は、信号入力端子と第１電源又は第２電源との間に介
装された半導体スイッチをオン, オフさせる内容を保持
するラッチ回路以外の回路をリセットするリセット信号
を入力すべき第１リセット端子と、ラッチ回路にリセッ
ト信号を入力すべき第２リセット端子とを備える。
置は、信号入力端子と第１電源又は第２電源との間に介
装された半導体スイッチをオン, オフさせる内容を保持
するラッチ回路以外の回路をリセットするリセット信号
を入力すべき第１リセット端子と、ラッチ回路にリセッ
ト信号を入力すべき第２リセット端子とを備える。
【０００９】第２発明に係る半導体装置は、所定時間を
計時した時点で第１リセット信号を出力するタイマと、
前記第１リセット信号、及び信号入力端子と第１電源又
は第２電源との間に介装された半導体スイッチをオン,
オフさせる内容を保持するラッチ回路をリセットする第
２リセット信号を入力すべき論理回路とを備え、該論理
回路の出力信号によりラッチ回路をリセットする構成に
する。
計時した時点で第１リセット信号を出力するタイマと、
前記第１リセット信号、及び信号入力端子と第１電源又
は第２電源との間に介装された半導体スイッチをオン,
オフさせる内容を保持するラッチ回路をリセットする第
２リセット信号を入力すべき論理回路とを備え、該論理
回路の出力信号によりラッチ回路をリセットする構成に
する。
【００１０】第３発明に係る半導体装置は、信号入力端
子と第１電源又は第２電源との間に介装させた半導体ス
イッチをオン, オフさせる内容を保持するラッチ回路を
リセットするリセット信号の時間幅が所定値以上の場合
に信号を出力するパルス幅判別回路を備えて、該パルス
幅判別回路の出力信号によりラッチ回路をリセットする
構成にする。
子と第１電源又は第２電源との間に介装させた半導体ス
イッチをオン, オフさせる内容を保持するラッチ回路を
リセットするリセット信号の時間幅が所定値以上の場合
に信号を出力するパルス幅判別回路を備えて、該パルス
幅判別回路の出力信号によりラッチ回路をリセットする
構成にする。
【００１１】
【作用】第１発明では、第１リセット端子へリセット信
号を入力すると、ラッチ回路以外の回路がリセットされ
る。第２リセット端子へリセット信号を入力すると、ラ
ッチ回路がリセットされる。これにより、ラッチ回路以
外の回路をリセットしても、ラッチ回路がリセットされ
ることがない。
号を入力すると、ラッチ回路以外の回路がリセットされ
る。第２リセット端子へリセット信号を入力すると、ラ
ッチ回路がリセットされる。これにより、ラッチ回路以
外の回路をリセットしても、ラッチ回路がリセットされ
ることがない。
【００１２】第２発明では、所定時間を計時するとタイ
マが第１リセット信号を出力する。第１リセット信号の
みが論理回路へ入力されると、論理が成立して、ラッチ
回路がリセットされる。ラッチ回路以外の回路をリセッ
トする第２リセット信号のみ、又は第１リセット信号と
第２リセット信号とが論理回路へ入力されると、論理が
成立せず、ラッチ回路をリセットしない。これにより、
第２リセット信号によりラッチ回路以外の回路をリセッ
トしてもラッチ回路がリセットされることがない。
マが第１リセット信号を出力する。第１リセット信号の
みが論理回路へ入力されると、論理が成立して、ラッチ
回路がリセットされる。ラッチ回路以外の回路をリセッ
トする第２リセット信号のみ、又は第１リセット信号と
第２リセット信号とが論理回路へ入力されると、論理が
成立せず、ラッチ回路をリセットしない。これにより、
第２リセット信号によりラッチ回路以外の回路をリセッ
トしてもラッチ回路がリセットされることがない。
【００１３】第３発明では、ラッチ回路をリセットする
リセット信号の時間幅が所定値以上であると、パルス幅
判別回路から信号を出力しラッチ回路をリセットする。
リセット信号の時間幅が所定値以下であるとパルス幅判
別回路から信号を出力せず、ラッチ回路をリセットしな
い。これにより、時間幅が小さいノイズと、リセット信
号とを判別でき、ノイズによりラッチ回路がリセットさ
れることがない。
リセット信号の時間幅が所定値以上であると、パルス幅
判別回路から信号を出力しラッチ回路をリセットする。
リセット信号の時間幅が所定値以下であるとパルス幅判
別回路から信号を出力せず、ラッチ回路をリセットしな
い。これにより、時間幅が小さいノイズと、リセット信
号とを判別でき、ノイズによりラッチ回路がリセットさ
れることがない。
【００１４】
【実施例】以下本発明をその実施例を示す図面により説
明する。図１は本発明に係る半導体装置の要部構成を示
すブロック図である。半導体チップたる半導体装置Ａに
は、電源端子ＡV 、接地端子ＡE 、第１リセット端子
２、第２リセット端子３及び信号入力端子４を備えてい
る。
明する。図１は本発明に係る半導体装置の要部構成を示
すブロック図である。半導体チップたる半導体装置Ａに
は、電源端子ＡV 、接地端子ＡE 、第１リセット端子
２、第２リセット端子３及び信号入力端子４を備えてい
る。
【００１５】第１リセット端子２は、OR回路13の一入力
端子13a と接続され、この一入力端子13a には、半導体
装置Ａ内で発生するリセット信号６が入力される。第２
リセット端子３は、OR回路13の他入力端子13b 及びイン
バータINV を介してＮチャネルトランジスタNTのゲート
と接続される。OR回路13から出力されるリセット信号
は、後述するラッチ回路以外の図示しない各部回路へ入
力される。信号入力端子４は、Ｐチャネルトランジスタ
PTを介して電源端子ＡV に接続される後述の直流電源Ｖ
C と接続され、またインバータ12の入力側と接続され
る。CPU 15から出力される信号は、ラッチ回路５へ入力
される。ラッチ回路５の内容はＰチャネルトランジスタ
PTのゲートへ入力される。ラッチ回路５のリセット端子
はＮチャネルトランジスタNTを介して接地される。電源
端子ＡV は内部電源線ＬV と、接地端子ＡE は内部接地
線ＬE と接続される。
端子13a と接続され、この一入力端子13a には、半導体
装置Ａ内で発生するリセット信号６が入力される。第２
リセット端子３は、OR回路13の他入力端子13b 及びイン
バータINV を介してＮチャネルトランジスタNTのゲート
と接続される。OR回路13から出力されるリセット信号
は、後述するラッチ回路以外の図示しない各部回路へ入
力される。信号入力端子４は、Ｐチャネルトランジスタ
PTを介して電源端子ＡV に接続される後述の直流電源Ｖ
C と接続され、またインバータ12の入力側と接続され
る。CPU 15から出力される信号は、ラッチ回路５へ入力
される。ラッチ回路５の内容はＰチャネルトランジスタ
PTのゲートへ入力される。ラッチ回路５のリセット端子
はＮチャネルトランジスタNTを介して接地される。電源
端子ＡV は内部電源線ＬV と、接地端子ＡE は内部接地
線ＬE と接続される。
【００１６】図２は、図１に示す半導体装置Ａの使用状
態図である。電源端子ＡV は直流電源ＶC と接続され、
接地端子ＡE は接地される。第２リセット端子３は、そ
れにアノードを接続しているダイオードDDを介して外部
の直流電源ＶC と接続され、コンデンサＣを介して接地
される。ダイオードDDには抵抗Ｒが並列接続される。半
導体装置Ａの構成は図１に示す半導体装置Ａの構成と同
様であり、同一構成部分には同符号を付している。
態図である。電源端子ＡV は直流電源ＶC と接続され、
接地端子ＡE は接地される。第２リセット端子３は、そ
れにアノードを接続しているダイオードDDを介して外部
の直流電源ＶC と接続され、コンデンサＣを介して接地
される。ダイオードDDには抵抗Ｒが並列接続される。半
導体装置Ａの構成は図１に示す半導体装置Ａの構成と同
様であり、同一構成部分には同符号を付している。
【００１７】次にこの半導体装置Ａの動作を説明する。
直流電源ＶC が投入されると、抵抗ＲとコンデンサＣと
による時定数によって第２リセット端子３の電圧が上昇
し、それにより第２リセット端子３にＨレベルの第２リ
セット信号７が入力されることになるが、直流電源投入
時はコンデンサＣの電圧が低く第２リセット信号７はＬ
レベルであり、これによりＮチャネルトランジスタNTが
オンし、ラッチ回路５がリセットされる。そしてラッチ
回路５の内容はＨレベルになり、Ｐチャネルトランジス
タPTがオフして信号入力端子４は直流電源ＶC と切離さ
れる。また第２リセット信号７はOR回路13を介してラッ
チ回路５以外の図示しない各部回路へ入力されて各部回
路がリセットされる。つまり、直流電源ＶC が投入され
た初期時には、ラッチ回路５及びラッチ回路５以外の図
示しない各部回路がともにリセットされる。
直流電源ＶC が投入されると、抵抗ＲとコンデンサＣと
による時定数によって第２リセット端子３の電圧が上昇
し、それにより第２リセット端子３にＨレベルの第２リ
セット信号７が入力されることになるが、直流電源投入
時はコンデンサＣの電圧が低く第２リセット信号７はＬ
レベルであり、これによりＮチャネルトランジスタNTが
オンし、ラッチ回路５がリセットされる。そしてラッチ
回路５の内容はＨレベルになり、Ｐチャネルトランジス
タPTがオフして信号入力端子４は直流電源ＶC と切離さ
れる。また第２リセット信号７はOR回路13を介してラッ
チ回路５以外の図示しない各部回路へ入力されて各部回
路がリセットされる。つまり、直流電源ＶC が投入され
た初期時には、ラッチ回路５及びラッチ回路５以外の図
示しない各部回路がともにリセットされる。
【００１８】その後、CPU 15からラッチ回路５へ信号を
入力し、ラッチ回路５のリセットを解除すると、ラッチ
回路５の内容はＬレベルになりＰチャネルトランジスタ
PTがオンして、信号入力端子４が直流電源ＶC と接続さ
れ、信号入力端子４は直流電源ＶC によりプルアップさ
れ、不使用の信号入力端子４の電位が固定される。また
CPU 15によりラッチ回路５以外の各部回路についてもリ
セットが解除される。
入力し、ラッチ回路５のリセットを解除すると、ラッチ
回路５の内容はＬレベルになりＰチャネルトランジスタ
PTがオンして、信号入力端子４が直流電源ＶC と接続さ
れ、信号入力端子４は直流電源ＶC によりプルアップさ
れ、不使用の信号入力端子４の電位が固定される。また
CPU 15によりラッチ回路５以外の各部回路についてもリ
セットが解除される。
【００１９】ところで、半導体装置Ａの内部で第１リセ
ット信号６が発生した場合には、その第１リセット信号
６がOR回路13を介して各部回路へ入力され、ラッチ回路
５以外の各部回路がリセットされる。また、第１リセッ
ト端子２へ外部からリセット信号を入力した場合には、
第１リセット信号６が発生した場合と同様に、ラッチ回
路５以外の各部回路がリセットされる。更に、CPU 15か
らの信号によりラッチ回路５をリセットした場合には、
ラッチ回路５の内容がＨレベルになってＰチャネルトラ
ンジスタPTがオフして、信号入力端子４と直流電源ＶC
とが切離されて、信号入力端子４へ信号を入力でき、信
号入力端子４の使用が可能になる。
ット信号６が発生した場合には、その第１リセット信号
６がOR回路13を介して各部回路へ入力され、ラッチ回路
５以外の各部回路がリセットされる。また、第１リセッ
ト端子２へ外部からリセット信号を入力した場合には、
第１リセット信号６が発生した場合と同様に、ラッチ回
路５以外の各部回路がリセットされる。更に、CPU 15か
らの信号によりラッチ回路５をリセットした場合には、
ラッチ回路５の内容がＨレベルになってＰチャネルトラ
ンジスタPTがオフして、信号入力端子４と直流電源ＶC
とが切離されて、信号入力端子４へ信号を入力でき、信
号入力端子４の使用が可能になる。
【００２０】このように、直流電源ＶC を投入した初期
時のみ、ラッチ回路５及びラッチ回路５以外の各部回路
がともにリセットされ、初期時以外では、ラッチ回路５
及びラッチ回路５以外の各部回路を各別にリセットさせ
得て、第１リセット信号６が発生してもラッチ回路５を
リセットしない。
時のみ、ラッチ回路５及びラッチ回路５以外の各部回路
がともにリセットされ、初期時以外では、ラッチ回路５
及びラッチ回路５以外の各部回路を各別にリセットさせ
得て、第１リセット信号６が発生してもラッチ回路５を
リセットしない。
【００２１】図３は本発明に係る半導体装置の他の実施
例の要部構成を示すブロック図である。半導体装置Ａに
備えている信号入力端子４は、Ｐチャネルトランジスタ
PTを介して直流電源ＶC と接続され、またインバータ12
の入力側と接続される。CPU15から出力される信号はラ
ッチ回路５へ入力される。ラッチ回路５の内容はＰチャ
ネルトランジスタPTのゲートへ入力される。ラッチ回路
５のリセット端子はＮチャネルトランジスタNTを介して
接地される。CPU 15に内蔵されているウォッチドッグタ
イマWDT の出力信号たるリセット信号９はNOR 回路14の
一入力端子14aへ入力される。半導体装置Ａの内部で発
生するリセット信号８はNOR 回路14の他入力端子14b へ
入力される。NOR 回路14の出力信号たるリセット信号は
ＮチャネルトランジスタNTのゲートへ入力される。
例の要部構成を示すブロック図である。半導体装置Ａに
備えている信号入力端子４は、Ｐチャネルトランジスタ
PTを介して直流電源ＶC と接続され、またインバータ12
の入力側と接続される。CPU15から出力される信号はラ
ッチ回路５へ入力される。ラッチ回路５の内容はＰチャ
ネルトランジスタPTのゲートへ入力される。ラッチ回路
５のリセット端子はＮチャネルトランジスタNTを介して
接地される。CPU 15に内蔵されているウォッチドッグタ
イマWDT の出力信号たるリセット信号９はNOR 回路14の
一入力端子14aへ入力される。半導体装置Ａの内部で発
生するリセット信号８はNOR 回路14の他入力端子14b へ
入力される。NOR 回路14の出力信号たるリセット信号は
ＮチャネルトランジスタNTのゲートへ入力される。
【００２２】次にこの半導体装置の動作を説明する。CP
U 15からの信号がラッチ回路５へ入力されて、ラッチ回
路５の内容がＬレベルになると、Ｐチャネルトランジス
タPTがオンする。そして信号入力端子４と直流電源ＶC
とが接続されて、信号入力端子４は直流電源ＶC により
プルアップされ、信号入力端子４の電位が固定される。
ここで、CPU 15による制御動作の暴走を検知するウォッ
チドッグタイマWDT の計時値が所定値に達するまではウ
ォッチドッグタイマWDT はＬレベルのオーバフロー信号
たるリセット信号９を出力せず、NOR 回路14の一入力端
子14a はＨレベルのままとなる。その状態でラッチ回路
５以外の各部回路をリセットするＨレベルのリセット信
号８が発生していない場合にはNOR 回路14の他入力端子
14b はＬレベルとなり、NOR 回路14の出力信号はＬレベ
ルとなる。
U 15からの信号がラッチ回路５へ入力されて、ラッチ回
路５の内容がＬレベルになると、Ｐチャネルトランジス
タPTがオンする。そして信号入力端子４と直流電源ＶC
とが接続されて、信号入力端子４は直流電源ＶC により
プルアップされ、信号入力端子４の電位が固定される。
ここで、CPU 15による制御動作の暴走を検知するウォッ
チドッグタイマWDT の計時値が所定値に達するまではウ
ォッチドッグタイマWDT はＬレベルのオーバフロー信号
たるリセット信号９を出力せず、NOR 回路14の一入力端
子14a はＨレベルのままとなる。その状態でラッチ回路
５以外の各部回路をリセットするＨレベルのリセット信
号８が発生していない場合にはNOR 回路14の他入力端子
14b はＬレベルとなり、NOR 回路14の出力信号はＬレベ
ルとなる。
【００２３】またＨレベルのリセット信号８が発生した
場合はNOR 回路14の他入力端子14bはＨレベルとなり、
この場合もNOR 回路14の出力信号はＬレベルとなる。そ
のため、リセット信号８に関係なく、Ｎチャネルトラン
ジスタNTがオンせず、ラッチ回路５をリセットせず、信
号入力端子４はプルアップ状態を保持し続ける。ところ
で、リセット信号８が発生していない状態において、ウ
ォッチドッグタイマWDT からオーバフロー信号たるＬレ
ベルのリセット信号９が出力されると、NOR 回路14の出
力信号はＨレベルに反転し、それによりＮチャネルトラ
ンジスタNTがオンしてラッチ回路５をリセットする。こ
のようにラッチ回路５以外の各部回路をリセットするリ
セット信号８が発生してもラッチ回路５をリセットする
ことがない。
場合はNOR 回路14の他入力端子14bはＨレベルとなり、
この場合もNOR 回路14の出力信号はＬレベルとなる。そ
のため、リセット信号８に関係なく、Ｎチャネルトラン
ジスタNTがオンせず、ラッチ回路５をリセットせず、信
号入力端子４はプルアップ状態を保持し続ける。ところ
で、リセット信号８が発生していない状態において、ウ
ォッチドッグタイマWDT からオーバフロー信号たるＬレ
ベルのリセット信号９が出力されると、NOR 回路14の出
力信号はＨレベルに反転し、それによりＮチャネルトラ
ンジスタNTがオンしてラッチ回路５をリセットする。こ
のようにラッチ回路５以外の各部回路をリセットするリ
セット信号８が発生してもラッチ回路５をリセットする
ことがない。
【００２４】なお、CPU 15からの信号によりラッチ回路
５のリセットを解除してリセット回路５の内容をＨレベ
ルにすると、ＰチャネルトランジスタPTがオフして信号
入力端子４と直流電源ＶC とが切離されて、前述したよ
うに信号入力端子４の使用が可能になる。
５のリセットを解除してリセット回路５の内容をＨレベ
ルにすると、ＰチャネルトランジスタPTがオフして信号
入力端子４と直流電源ＶC とが切離されて、前述したよ
うに信号入力端子４の使用が可能になる。
【００２５】図４は本発明に係る半導体装置の更に他の
実施例の要部構成を示すブロック図である。半導体装置
Ａに備えている信号入力端子４はＰチャネルトランジス
タPTを介して直流電源ＶC と接続され、またインバータ
12の入力側と接続される。CPU 15からの信号はラッチ回
路５へ入力される。ラッチ回路５の内容はＰチャネルト
ランジスタPTのゲートへ入力される。ラッチ回路５のリ
セット端子はＮチャネルトランジスタNTを介して接地さ
れる。ラッチ回路５以外の各部回路をリセットするリセ
ット信号８はパルス幅判別回路10へ入力され、その出力
信号はＮチャネルトランジスタNTのゲートへ入力され
る。パルス幅判別回路10は、リセット信号８の時間幅が
所定値以上の場合に信号を出力するように構成されてい
る。
実施例の要部構成を示すブロック図である。半導体装置
Ａに備えている信号入力端子４はＰチャネルトランジス
タPTを介して直流電源ＶC と接続され、またインバータ
12の入力側と接続される。CPU 15からの信号はラッチ回
路５へ入力される。ラッチ回路５の内容はＰチャネルト
ランジスタPTのゲートへ入力される。ラッチ回路５のリ
セット端子はＮチャネルトランジスタNTを介して接地さ
れる。ラッチ回路５以外の各部回路をリセットするリセ
ット信号８はパルス幅判別回路10へ入力され、その出力
信号はＮチャネルトランジスタNTのゲートへ入力され
る。パルス幅判別回路10は、リセット信号８の時間幅が
所定値以上の場合に信号を出力するように構成されてい
る。
【００２６】図５はパルス幅判別回路10の構成を示すブ
ロック図である。リセット信号８は、インバータ10a へ
入力され、その出力信号はインバータ10b へ入力され
る。インバータ10b の出力信号はインバータ10c へ入力
され、その出力信号はインバータ10d へ入力される。イ
ンバータ10d の出力信号はNAND回路10e の一入力端子 1
0e1 へ入力される。NAND回路10e の他入力端子 10e2 に
はリセット信号８が直接に入力される。NAND回路10e の
出力信号はインバータ10f へ入力される。インバータ10
f からリセット信号16が出力される。
ロック図である。リセット信号８は、インバータ10a へ
入力され、その出力信号はインバータ10b へ入力され
る。インバータ10b の出力信号はインバータ10c へ入力
され、その出力信号はインバータ10d へ入力される。イ
ンバータ10d の出力信号はNAND回路10e の一入力端子 1
0e1 へ入力される。NAND回路10e の他入力端子 10e2 に
はリセット信号８が直接に入力される。NAND回路10e の
出力信号はインバータ10f へ入力される。インバータ10
f からリセット信号16が出力される。
【００２７】次にこのように構成した半導体装置の動作
を、各部信号のタイミングチャートを示す図６、図７と
ともに説明する。CPU 15からの信号をラッチ回路５に入
力して、ラッチ回路５の内容をＬレベルにすると、Ｐチ
ャネルトランジスタPTがオンして、信号入力端子４と直
流電源Ｖ C とが接続されて、信号入力端子４は直流電源
ＶC によりプルアップされた状態に保持される。
を、各部信号のタイミングチャートを示す図６、図７と
ともに説明する。CPU 15からの信号をラッチ回路５に入
力して、ラッチ回路５の内容をＬレベルにすると、Ｐチ
ャネルトランジスタPTがオンして、信号入力端子４と直
流電源Ｖ C とが接続されて、信号入力端子４は直流電源
ＶC によりプルアップされた状態に保持される。
【００２８】さて、パルス幅判別回路10に図６(a) に示
す時間幅Ｔ1 のリセット信号８が入力されると、このリ
セット信号８はインバータ10a,10b,10c,10d により順次
反転され、その反転動作により遅延し、NAND回路10e の
一入力端子 10e1 には、インバータ10a に入力されたリ
セット信号８より時間ｔ0 だけ遅延して、図６(b) に示
すリセット信号８が入力される。一方、NAND回路10e の
他入力端子 10e2 には遅延していない図６(c) に示すリ
セット信号８が入力される。それによりNAND回路10e の
一入力端子 10e1 及び他入力端子 10e2 夫々に入力され
たリセット信号８の論理が成立すると、NAND回路10e の
出力信号は図６(d) に示すようにＬレベルに反転し、こ
の出力信号がインバータ10f で反転されて、インバータ
10f から図６(e) に示すＨレベルのリセット信号16が出
力される。それによりＮチャネルトランジスタNTがオン
してラッチ回路５をリセットする。
す時間幅Ｔ1 のリセット信号８が入力されると、このリ
セット信号８はインバータ10a,10b,10c,10d により順次
反転され、その反転動作により遅延し、NAND回路10e の
一入力端子 10e1 には、インバータ10a に入力されたリ
セット信号８より時間ｔ0 だけ遅延して、図６(b) に示
すリセット信号８が入力される。一方、NAND回路10e の
他入力端子 10e2 には遅延していない図６(c) に示すリ
セット信号８が入力される。それによりNAND回路10e の
一入力端子 10e1 及び他入力端子 10e2 夫々に入力され
たリセット信号８の論理が成立すると、NAND回路10e の
出力信号は図６(d) に示すようにＬレベルに反転し、こ
の出力信号がインバータ10f で反転されて、インバータ
10f から図６(e) に示すＨレベルのリセット信号16が出
力される。それによりＮチャネルトランジスタNTがオン
してラッチ回路５をリセットする。
【００２９】また、パルスＨレベル回路10に図７(a) に
示すような時間幅Ｔ2 (Ｔ2 ＜Ｔ1）のリセット信号８
が入力されると、このリセット信号８は前述したように
インバータ10a,10b,10c,10d により順次反転されて遅延
し、NAND回路10e の一入力端子 10e1 にはインバータ10
a に入力されたリセット信号８より時間ｔ0 だけ遅延し
た図７(b) に示すリセット信号８が入力される。一方、
NAND回路10e の他入力端子 10e2 には遅延していない図
７(c) に示すリセット信号８が入力される。それによ
り、NAND回路10e の一入力端子 10e1 及び他入力端子 1
0e2 夫々に入力されたリセット信号８の論理が成立せ
ず、NAND回路10e の出力信号は図７(d) に示すようにＨ
レベルのままとなり、この出力信号がインバータ10f で
反転されて、インバータ10f の出力信号は図７(e) に示
すようにＬレベルとなり、Ｈレベルのリセット信号16が
出力されない。それによりＮチャネルトランジスタNTが
オフしたままであって、ラッチ回路５をリセットしな
い。
示すような時間幅Ｔ2 (Ｔ2 ＜Ｔ1）のリセット信号８
が入力されると、このリセット信号８は前述したように
インバータ10a,10b,10c,10d により順次反転されて遅延
し、NAND回路10e の一入力端子 10e1 にはインバータ10
a に入力されたリセット信号８より時間ｔ0 だけ遅延し
た図７(b) に示すリセット信号８が入力される。一方、
NAND回路10e の他入力端子 10e2 には遅延していない図
７(c) に示すリセット信号８が入力される。それによ
り、NAND回路10e の一入力端子 10e1 及び他入力端子 1
0e2 夫々に入力されたリセット信号８の論理が成立せ
ず、NAND回路10e の出力信号は図７(d) に示すようにＨ
レベルのままとなり、この出力信号がインバータ10f で
反転されて、インバータ10f の出力信号は図７(e) に示
すようにＬレベルとなり、Ｈレベルのリセット信号16が
出力されない。それによりＮチャネルトランジスタNTが
オフしたままであって、ラッチ回路５をリセットしな
い。
【００３０】このように、パルス幅判別回路10は、リセ
ット信号８の時間幅が、インバータ10a,10b,10c,10d の
反転動作でリセット信号８が遅延する時間ｔ0 より大き
い場合には、信号を出力し、小さい場合には信号を出力
せず、リセット信号８の時間幅が所定値以上か否かを判
別することになる。そして、リセット信号８を遅延させ
る時間ｔ0 は、リセット信号を反転させるインバータの
数に応じて決定できる。
ット信号８の時間幅が、インバータ10a,10b,10c,10d の
反転動作でリセット信号８が遅延する時間ｔ0 より大き
い場合には、信号を出力し、小さい場合には信号を出力
せず、リセット信号８の時間幅が所定値以上か否かを判
別することになる。そして、リセット信号８を遅延させ
る時間ｔ0 は、リセット信号を反転させるインバータの
数に応じて決定できる。
【００３１】このようにして、リセット信号８の時間幅
を判別することにより、リセット信号と、ノイズとを判
別することができ、ノイズによりラッチ回路がリセット
されるのを防止できる。また、外部からリセット信号が
入力される場合は、リセット信号を入力する操作時間が
所定値以下である場合は、ノイズとしてラッチ回路をリ
セットすることがない。
を判別することにより、リセット信号と、ノイズとを判
別することができ、ノイズによりラッチ回路がリセット
されるのを防止できる。また、外部からリセット信号が
入力される場合は、リセット信号を入力する操作時間が
所定値以下である場合は、ノイズとしてラッチ回路をリ
セットすることがない。
【００３２】本実施例では、信号入力端子を直流電源の
電圧によりプルアップして信号入力端子の電位を固定す
る場合について説明したが、信号入力端子と接地電源と
の間にＰチャネルトランジスタを介装して接地電源によ
りプルダウンするようにして信号入力端子の電位を固定
することができ、この場合も同様の効果が得られる。ま
た信号入力端子をプルアップ又はプルダウンさせるトラ
ンジスタはＰチャネルトランジスタに限定されるもので
はない。更にパルス幅判別回路は、複数のインバータを
直列接続して構成したが、それは例示であり、コンデン
サ及び抵抗からなる遅延回路により構成してもよい。
電圧によりプルアップして信号入力端子の電位を固定す
る場合について説明したが、信号入力端子と接地電源と
の間にＰチャネルトランジスタを介装して接地電源によ
りプルダウンするようにして信号入力端子の電位を固定
することができ、この場合も同様の効果が得られる。ま
た信号入力端子をプルアップ又はプルダウンさせるトラ
ンジスタはＰチャネルトランジスタに限定されるもので
はない。更にパルス幅判別回路は、複数のインバータを
直列接続して構成したが、それは例示であり、コンデン
サ及び抵抗からなる遅延回路により構成してもよい。
【００３３】
【発明の効果】以上詳述したように、第１発明はラッチ
回路以外の回路をリセットするリセット信号を入力する
第１リセット端子、及びラッチ回路をリセットするリセ
ット信号を入力する第２リセット端子を備えたので、ラ
ッチ回路以外の回路をリセットするリセット信号により
ラッチ回路をリセットせず、不使用の信号入力端子の電
位を安定して固定できる半導体装置を提供できる。
回路以外の回路をリセットするリセット信号を入力する
第１リセット端子、及びラッチ回路をリセットするリセ
ット信号を入力する第２リセット端子を備えたので、ラ
ッチ回路以外の回路をリセットするリセット信号により
ラッチ回路をリセットせず、不使用の信号入力端子の電
位を安定して固定できる半導体装置を提供できる。
【００３４】第２発明は、所定時間を計時すると出力す
るタイマの出力信号、及びラッチ回路以外の回路をリセ
ットするリセット信号を入力すべき論理回路を備えて、
論理回路の出力信号によりラッチ回路をリセットするよ
うにしたので、ラッチ回路以外の回路をリセットするリ
セット信号によりラッチ回路をリセットせず、不使用の
信号入力端子の電位を安定して固定できる半導体装置を
提供できる。
るタイマの出力信号、及びラッチ回路以外の回路をリセ
ットするリセット信号を入力すべき論理回路を備えて、
論理回路の出力信号によりラッチ回路をリセットするよ
うにしたので、ラッチ回路以外の回路をリセットするリ
セット信号によりラッチ回路をリセットせず、不使用の
信号入力端子の電位を安定して固定できる半導体装置を
提供できる。
【００３５】第３発明では、リセット信号の時間幅を判
別する回路を備えて、リセット信号とノイズとを判別
し、ノイズによりラッチ回路をリセットせず、不使用の
信号入力端子の電圧を安定に固定できる半導体装置を提
供できる。
別する回路を備えて、リセット信号とノイズとを判別
し、ノイズによりラッチ回路をリセットせず、不使用の
信号入力端子の電圧を安定に固定できる半導体装置を提
供できる。
【図１】 本発明に係る半導体装置の要部構成を示すブ
ロック図である。
ロック図である。
【図２】 本発明に係る半導体装置の使用状態図であ
る。
る。
【図３】 本発明に係る半導体装置の他の実施例の要部
構成を示すブロック図である。
構成を示すブロック図である。
【図４】 本発明に係る半導体装置の他の実施例の要部
構成を示すブロック図である。
構成を示すブロック図である。
【図５】 パルス幅判別回路の構成を示すブロック図で
ある。
ある。
【図６】 パルス幅判別回路における各部信号のタイミ
ングチャートである。
ングチャートである。
【図７】 パルス幅判別回路における各部信号のタイミ
ングチャートである。
ングチャートである。
【図８】 従来の半導体装置の要部構成を示すブロック
図である。
図である。
【図９】 従来の半導体装置の他の要部構成を示すブロ
ック図である。
ック図である。
２ 第１リセット端子、３ 第２リセット端子、４ 信
号入力端子、５ ラッチ回路、PT Ｐチャネルトランジ
スタ、NT Ｎチャネルトランジスタ、13 OR回路、14
NOR 回路、Ａ 半導体装置、ＶC 直流電源。
号入力端子、５ ラッチ回路、PT Ｐチャネルトランジ
スタ、NT Ｎチャネルトランジスタ、13 OR回路、14
NOR 回路、Ａ 半導体装置、ＶC 直流電源。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
G11C 7/00 311
H01L 27/04
H03K 17/00
Claims (3)
- 【請求項１】 信号入力端子と、第１電源又は第２電源
との間に半導体スイッチを介装しており、該半導体スイ
ッチをラッチ回路の内容によりオン, オフ動作させるよ
うにしている半導体装置において、 前記ラッチ回路以外の回路にリセット信号を入力すべき
第１リセット端子と、前記ラッチ回路にリセット信号を
入力すべき第２リセット端子とを備えていることを特徴
とする半導体装置。 - 【請求項２】 信号入力端子と、第１電源又は第２電源
との間に半導体スイッチを介装しており、該半導体スイ
ッチをラッチ回路の内容によりオン, オフ動作させるよ
うにしている半導体装置において、 所定時間を計時した時点で第１リセット信号を出力する
タイマと、前記第１リセット信号、及び前記ラッチ回路
以外の回路に入力すべき第２リセット信号を入力すべき
論理回路とを備え、該論理回路の出力信号により前記ラ
ッチ回路をリセットすべく構成してあることを特徴とす
る半導体装置。 - 【請求項３】 信号入力端子と、第１電源又は第２電源
との間に半導体スイッチを介装しており、該半導体スイ
ッチをラッチ回路の内容によりオン, オフ動作させるよ
うにしている半導体装置において、 前記ラッチ回路をリセットするリセット信号の時間幅が
所定値以上の場合に信号を出力するパルス幅判別回路を
備え、該パルス幅判別回路の出力信号により前記ラッチ
回路をリセットすべく構成してあることを特徴とする半
導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31172894A JP3380978B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体装置 |
| US08/548,060 US5602493A (en) | 1994-12-15 | 1995-10-25 | Bias circuit for an input terminal |
| DE19545940A DE19545940C2 (de) | 1994-12-15 | 1995-12-08 | Halbleitereinrichtung |
| KR1019950050112A KR0177272B1 (ko) | 1994-12-15 | 1995-12-14 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31172894A JP3380978B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167692A JPH08167692A (ja) | 1996-06-25 |
| JP3380978B2 true JP3380978B2 (ja) | 2003-02-24 |
Family
ID=18020762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31172894A Expired - Fee Related JP3380978B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体装置 |
Country Status (4)
| Country | Link |
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| KR (1) | KR0177272B1 (ja) |
| DE (1) | DE19545940C2 (ja) |
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|---|---|---|---|---|
| TW347468B (en) * | 1997-10-28 | 1998-12-11 | Winbond Electronics Corp | Three-step level detector without standby-current |
| EP1710661A1 (en) * | 2003-12-26 | 2006-10-11 | Rohm Co., Ltd. | Monitoring circuit |
| ZA200606791B (en) * | 2005-08-18 | 2008-05-28 | Unilever Plc | Method for relaxing hair |
| JP5778536B2 (ja) * | 2011-09-14 | 2015-09-16 | 株式会社ケーヒン | 電子制御装置及び車両制御システム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812776A (ja) * | 1981-07-17 | 1983-01-24 | Fuji Xerox Co Ltd | サ−マルヘツド駆動方法 |
| US4684823A (en) * | 1984-01-16 | 1987-08-04 | The Grass Valley Group, Inc. | Monolithic switch with selective latch control |
| JPH0254617A (ja) * | 1988-08-18 | 1990-02-23 | Nec Ic Microcomput Syst Ltd | 入出力バッファ回路 |
| JPH02224524A (ja) * | 1989-02-27 | 1990-09-06 | Nec Corp | 半導体集積装置用入力バッファ |
| US4940909A (en) * | 1989-05-12 | 1990-07-10 | Plus Logic, Inc. | Configuration control circuit for programmable logic devices |
| JPH0465781A (ja) * | 1990-07-05 | 1992-03-02 | Mitsubishi Electric Corp | 入出力ポート制御回路 |
| JP2611034B2 (ja) * | 1990-07-10 | 1997-05-21 | 三菱電機株式会社 | 遅延回路 |
| EP0475588B1 (en) * | 1990-08-17 | 1996-06-26 | STMicroelectronics, Inc. | A semiconductor memory with inhibited test mode entry during power-up |
| US5164613A (en) * | 1990-09-28 | 1992-11-17 | Dallas Semiconductor Corporation | Reset monitor |
| JPH04316173A (ja) * | 1991-04-16 | 1992-11-06 | Nec Corp | シングルチップマイクロコンピュータ |
| JPH05224790A (ja) * | 1992-02-10 | 1993-09-03 | Fujitsu Ltd | 入出力回路 |
-
1994
- 1994-12-15 JP JP31172894A patent/JP3380978B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-25 US US08/548,060 patent/US5602493A/en not_active Expired - Lifetime
- 1995-12-08 DE DE19545940A patent/DE19545940C2/de not_active Expired - Fee Related
- 1995-12-14 KR KR1019950050112A patent/KR0177272B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167692A (ja) | 1996-06-25 |
| DE19545940A1 (de) | 1996-06-27 |
| DE19545940C2 (de) | 2000-01-20 |
| KR960026785A (ko) | 1996-07-22 |
| KR0177272B1 (ko) | 1999-03-20 |
| US5602493A (en) | 1997-02-11 |
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