JP3520103B2 - 集積回路用の電源遮断に対する保護を与えるパワーオンリセット回路 - Google Patents
集積回路用の電源遮断に対する保護を与えるパワーオンリセット回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関するもの
であり、さらに詳しく言えば、電力がオンにされる時集
積回路の或る機能を一時的に停止するために使用できる
始動回路またはパワーオンリセット回路に関するもので
ある。実際、ある論理回路では、電源が不十分なために
誤動作が生じることがある。この誤動作を防止するため
には、電力がオンにされる間、集積回路の或る機能を完
全に停止するのが好ましい。
であり、さらに詳しく言えば、電力がオンにされる時集
積回路の或る機能を一時的に停止するために使用できる
始動回路またはパワーオンリセット回路に関するもので
ある。実際、ある論理回路では、電源が不十分なために
誤動作が生じることがある。この誤動作を防止するため
には、電力がオンにされる間、集積回路の或る機能を完
全に停止するのが好ましい。
【０００２】
【従来の技術】パワーオンリセット回路は、この目的の
ために使用される。このパワーオンリセット回路は、電
力がオンされたときに始まり電源電圧が十分な値に達す
るまで続く電圧矩形波信号を生成する。この電圧矩形波
信号は、その動作が一時的に停止されなければならない
各回路の停止入力に供給される。
ために使用される。このパワーオンリセット回路は、電
力がオンされたときに始まり電源電圧が十分な値に達す
るまで続く電圧矩形波信号を生成する。この電圧矩形波
信号は、その動作が一時的に停止されなければならない
各回路の停止入力に供給される。
【０００３】典型的な５Ｖの公称電源電圧の場合、電力
がオンになったときに始まって、電源電圧が集積回路の
動作に許容できる約３〜3.3 Ｖの閾値を越えた後数ミリ
秒から数10ミリ秒あとまでの期間の間続く電圧矩形波信
号を生成するための諸段階が実施される。
がオンになったときに始まって、電源電圧が集積回路の
動作に許容できる約３〜3.3 Ｖの閾値を越えた後数ミリ
秒から数10ミリ秒あとまでの期間の間続く電圧矩形波信
号を生成するための諸段階が実施される。
【０００４】パワーオンリセット回路は、例えば不揮発
性の電気的に消去可能且つプログラム可能なメモリ（Ｅ
ＥＰＲＯＭ）回路には、そのようなメモリが、並列に書
込みまたは消去される各ワードが数ビットに組織化され
ている時特に、必要不可欠であると思われる。それは、
この時、回路の給電の開始時に与えられる信頼できない
命令の結果としてメモリの望ましくないプログラミング
の危険性があるからである。これは、例えば、メモリの
内容が完全に信頼できるものでなければならないＥＥＰ
ＲＯＭチップカードの回路には重要である。
性の電気的に消去可能且つプログラム可能なメモリ（Ｅ
ＥＰＲＯＭ）回路には、そのようなメモリが、並列に書
込みまたは消去される各ワードが数ビットに組織化され
ている時特に、必要不可欠であると思われる。それは、
この時、回路の給電の開始時に与えられる信頼できない
命令の結果としてメモリの望ましくないプログラミング
の危険性があるからである。これは、例えば、メモリの
内容が完全に信頼できるものでなければならないＥＥＰ
ＲＯＭチップカードの回路には重要である。
【０００５】
【発明が解決しようとする課題】一般的に、従来技術の
パワーオンリセット回路では、パワーオンリセット回路
の出力電圧、すなわち、その動作を禁止しなければなら
ない回路の停止入力に印加される電圧は、下記の過程を
とる。すなわち、開始時、その出力電圧は、正に電源電
圧に近くに追従し、電源電圧が所定の閾値を越えると、
時間遅延をトリガして、従って、停止信号はある期間の
間続き、その後終了する。そして、電源電圧が変化し、
瞬間的に閾値以下に降下すると、停止信号が再度現れ、
電源電圧の変化に追従するが、時間遅延を再トリガする
ことはない。或る場合には、集積回路の信頼性が不十分
であることが観察されている。
パワーオンリセット回路では、パワーオンリセット回路
の出力電圧、すなわち、その動作を禁止しなければなら
ない回路の停止入力に印加される電圧は、下記の過程を
とる。すなわち、開始時、その出力電圧は、正に電源電
圧に近くに追従し、電源電圧が所定の閾値を越えると、
時間遅延をトリガして、従って、停止信号はある期間の
間続き、その後終了する。そして、電源電圧が変化し、
瞬間的に閾値以下に降下すると、停止信号が再度現れ、
電源電圧の変化に追従するが、時間遅延を再トリガする
ことはない。或る場合には、集積回路の信頼性が不十分
であることが観察されている。
【０００６】
【課題を解決するための手段】この信頼性を改善するた
めに、本発明によるならば、電源電圧Ｖccが給電される
集積回路内のパワーオンリセット回路であって、このパ
ワーオンリセット回路は、電源電圧が第１の閾値にまだ
達していない時停止信号を生成する手段を備え、この停
止信号は、集積回路内の電力がオンにされる時その動作
を停止されなければならない回路の停止入力に供給さ
れ、上記パワーオンリセット回路はさらに、電源電圧が
第１の閾値より高いままであっても、電源電圧Ｖccが少
なくとも所定の値以上降下した時停止信号を再トリガす
る手段を備えていることを特徴とするパワーオンリセッ
ト回路を提案するものである。
めに、本発明によるならば、電源電圧Ｖccが給電される
集積回路内のパワーオンリセット回路であって、このパ
ワーオンリセット回路は、電源電圧が第１の閾値にまだ
達していない時停止信号を生成する手段を備え、この停
止信号は、集積回路内の電力がオンにされる時その動作
を停止されなければならない回路の停止入力に供給さ
れ、上記パワーオンリセット回路はさらに、電源電圧が
第１の閾値より高いままであっても、電源電圧Ｖccが少
なくとも所定の値以上降下した時停止信号を再トリガす
る手段を備えていることを特徴とするパワーオンリセッ
ト回路を提案するものである。
【０００７】パワーオンリセット回路は、この時、電源
電圧の無視できない変動に対する保護回路としても機能
する。通常、５Ｖの公称電圧Ｖccの場合、第１の閾値は
従来技術の閾値と同じであり、すなわち、３〜3.3 Ｖで
ある。停止信号を再トリガさせる電圧の降下は、好まし
くは、約１Ｖである。公称電圧Ｖcc０が５Ｖであると
き、その時、それは、約４Ｖの第２の閾値で、停止信号
を再トリガすることになる。
電圧の無視できない変動に対する保護回路としても機能
する。通常、５Ｖの公称電圧Ｖccの場合、第１の閾値は
従来技術の閾値と同じであり、すなわち、３〜3.3 Ｖで
ある。停止信号を再トリガさせる電圧の降下は、好まし
くは、約１Ｖである。公称電圧Ｖcc０が５Ｖであると
き、その時、それは、約４Ｖの第２の閾値で、停止信号
を再トリガすることになる。
【０００８】特に各ワードが数ビットに組織化されたＥ
ＥＰＲＯＭ回路の場合、そのような回路は、従来技術の
パワーオンリセット回路より高い信頼性を有することが
観察された。その時、停止信号はメモリ内の書込み回路
を停止するが、読出回路を停止することは必要ではな
い。好ましくは、時間遅延手段は、電源電圧が第１の閾
値を越えた後、そして、電源電圧の降下の結果としての
再トリガ後、停止信号がある期間の間持続するように構
成される。この期間は短く、約数ミリ秒程度でよい。こ
の期間の後、停止信号は終了する。
ＥＰＲＯＭ回路の場合、そのような回路は、従来技術の
パワーオンリセット回路より高い信頼性を有することが
観察された。その時、停止信号はメモリ内の書込み回路
を停止するが、読出回路を停止することは必要ではな
い。好ましくは、時間遅延手段は、電源電圧が第１の閾
値を越えた後、そして、電源電圧の降下の結果としての
再トリガ後、停止信号がある期間の間持続するように構
成される。この期間は短く、約数ミリ秒程度でよい。こ
の期間の後、停止信号は終了する。
【０００９】本発明によるパワーオンリセット回路は、
好ましくは、どちらも電源電圧が閾値を越えると閾値超
過信号を出力する第１の閾値超過検出回路及び第２閾値
超過検出回路と、これら第１の閾値超過検出回路及び第
２閾値超過検出回路から出力された信号を受け、第１の
閾値超過検出回路及び第２閾値超過検出回路が共に閾値
超過信号を出力する時には、その出力を正にする第１の
論理ゲートと、電源電圧が少なくとも所定の値以上降下
するとパルス信号を生成する電源電圧降下検出回路とを
具備しており、この電源電圧降下検出回路の出力は、上
記第１の論理ゲートをただちに反転させるように、上記
第１の論理ゲートの第１の入力に接続されており、当該
第１の論理ゲートの出力が、上記停止信号を制御する信
号を生成すること特徴とする。
好ましくは、どちらも電源電圧が閾値を越えると閾値超
過信号を出力する第１の閾値超過検出回路及び第２閾値
超過検出回路と、これら第１の閾値超過検出回路及び第
２閾値超過検出回路から出力された信号を受け、第１の
閾値超過検出回路及び第２閾値超過検出回路が共に閾値
超過信号を出力する時には、その出力を正にする第１の
論理ゲートと、電源電圧が少なくとも所定の値以上降下
するとパルス信号を生成する電源電圧降下検出回路とを
具備しており、この電源電圧降下検出回路の出力は、上
記第１の論理ゲートをただちに反転させるように、上記
第１の論理ゲートの第１の入力に接続されており、当該
第１の論理ゲートの出力が、上記停止信号を制御する信
号を生成すること特徴とする。
【００１０】更に、好ましくは、第１の閾値超過検出回
路は第１の論理ゲートの第１の入力に接続されており、
第２の閾値超過検出回路は第１の論理ゲートの第２の入
力に接続されている。第２の閾値超過検出回路は、再ト
リガ信号によって停止されることがあり、第１の論理ゲ
ートの出力を一方の入力に、電源電圧降下検出回路の出
力を他方の入力に受ける第２の論理ゲートを備え、この
第２の論理ゲートは、電源電圧が閾値より高い時にパル
スを受けると再トリガ信号を発生する。
路は第１の論理ゲートの第１の入力に接続されており、
第２の閾値超過検出回路は第１の論理ゲートの第２の入
力に接続されている。第２の閾値超過検出回路は、再ト
リガ信号によって停止されることがあり、第１の論理ゲ
ートの出力を一方の入力に、電源電圧降下検出回路の出
力を他方の入力に受ける第２の論理ゲートを備え、この
第２の論理ゲートは、電源電圧が閾値より高い時にパル
スを受けると再トリガ信号を発生する。
【００１１】第１の論理ゲートの出力は好ましくはイン
バータに接続されており、コンデンサが好ましくはこの
出力とアースとの間に接続されている。インバータの出
力は停止信号を生成する。コンデンサは、第１の論理ゲ
ートがその出力を正にした時から、インバータがその出
力を反転して停止信号を終了する時までの遅延を設定す
るために使用される。また好ましくは、第２の閾値超過
検出回路は、電源電圧が閾値を越える時に対して、及
び、再トリガ信号の終了に対して、閾値超過信号の転送
を遅延するための手段を備える。
バータに接続されており、コンデンサが好ましくはこの
出力とアースとの間に接続されている。インバータの出
力は停止信号を生成する。コンデンサは、第１の論理ゲ
ートがその出力を正にした時から、インバータがその出
力を反転して停止信号を終了する時までの遅延を設定す
るために使用される。また好ましくは、第２の閾値超過
検出回路は、電源電圧が閾値を越える時に対して、及
び、再トリガ信号の終了に対して、閾値超過信号の転送
を遅延するための手段を備える。
【００１２】電源電圧降下検出回路は、好ましくは、ド
レインと制御ゲートとが電源電圧に接続され、ソースが
記憶コンデンサに接続された、閾値電圧が極めて低い第
１のトランジスタと、検出しなければならない電圧降下
にほぼ等しい閾値電圧を有する第２のＰチャネルトラン
ジスタとを備え、この第２のトランジスタのソースは、
第１のトランジスタのソースと記憶コンデンサに接続さ
れ、その制御ゲートは、電源電圧に接続され、そのドレ
インは、電源電圧降下検出回路の出力を構成している。
本発明のその他の特徴及び利点は、添付出面を参照して
行う以下の実施例の説明から明らかになろう。
レインと制御ゲートとが電源電圧に接続され、ソースが
記憶コンデンサに接続された、閾値電圧が極めて低い第
１のトランジスタと、検出しなければならない電圧降下
にほぼ等しい閾値電圧を有する第２のＰチャネルトラン
ジスタとを備え、この第２のトランジスタのソースは、
第１のトランジスタのソースと記憶コンデンサに接続さ
れ、その制御ゲートは、電源電圧に接続され、そのドレ
インは、電源電圧降下検出回路の出力を構成している。
本発明のその他の特徴及び利点は、添付出面を参照して
行う以下の実施例の説明から明らかになろう。
【００１３】
【実施例】一時的停止回路とも呼ばれるパワーオンリセ
ット回路ＣＤは、また、始動回路としても知られてい
る。この回路は、集積回路ＩＣ、例えば、ＥＥＰＲＯＭ
型メモリＭＮＶを備えるメモリカード回路の一部分を形
成する。メモリは、書込み回路ＣＷによって書き込まれ
る。メモリは、特に電源電圧が低すぎる時、及び、殊に
メモリが各ワードごと数ビットで組織化されている時、
誤った情報の書込みから保護されなければならない。パ
ワーオンリセット回路は、この場合書込み回路ＣＷの動
作を禁止するために書込み回路ＣＷの停止入力に印加さ
れる停止信号ＩＮＨを出力する。
ット回路ＣＤは、また、始動回路としても知られてい
る。この回路は、集積回路ＩＣ、例えば、ＥＥＰＲＯＭ
型メモリＭＮＶを備えるメモリカード回路の一部分を形
成する。メモリは、書込み回路ＣＷによって書き込まれ
る。メモリは、特に電源電圧が低すぎる時、及び、殊に
メモリが各ワードごと数ビットで組織化されている時、
誤った情報の書込みから保護されなければならない。パ
ワーオンリセット回路は、この場合書込み回路ＣＷの動
作を禁止するために書込み回路ＣＷの停止入力に印加さ
れる停止信号ＩＮＨを出力する。
【００１４】本発明によるパワーオンリセット回路の単
純な概略図を図２に図示する。このパワーオンリセット
回路は、電圧閾値ＶＳ１の超過を検出するための２つの
閾値超過検出回路ＤＳ１及びＤＳ’１を備える。ＶＳ１
は、公称電源電圧Ｖcc０が５Ｖの場合、通常３〜3.３Ｖ
の値である。これらの閾値超過検出回路ＤＳ１及びＤ
Ｓ’１は、ＶＳ１に対する実際の電源電圧Ｖccの関数と
して論理レベルを生成する。これらの論理レベルは、第
１の論理ゲートＰ１の２つの入力に入力される。好まし
くはＮＯＲゲートである論理ゲートＰ１は、２つの閾値
超過検出回路がＶccがＶＳ１を超過したことを示す低い
論理レベルを出力する時、その出力を正にする。第２の
閾値超過検出回路ＤＳ’１は、好ましくは、Ｖccが実際
にＶＳ１を越えた瞬間より後にその出力の状態の変化を
遅延させる手段を備える。図２に図示していない回路
が、回路が始動する時、論理ゲートＰ１の両入力の論理
レベルが共に高いレベルであることを確保するようにし
てもよい。
純な概略図を図２に図示する。このパワーオンリセット
回路は、電圧閾値ＶＳ１の超過を検出するための２つの
閾値超過検出回路ＤＳ１及びＤＳ’１を備える。ＶＳ１
は、公称電源電圧Ｖcc０が５Ｖの場合、通常３〜3.３Ｖ
の値である。これらの閾値超過検出回路ＤＳ１及びＤ
Ｓ’１は、ＶＳ１に対する実際の電源電圧Ｖccの関数と
して論理レベルを生成する。これらの論理レベルは、第
１の論理ゲートＰ１の２つの入力に入力される。好まし
くはＮＯＲゲートである論理ゲートＰ１は、２つの閾値
超過検出回路がＶccがＶＳ１を超過したことを示す低い
論理レベルを出力する時、その出力を正にする。第２の
閾値超過検出回路ＤＳ’１は、好ましくは、Ｖccが実際
にＶＳ１を越えた瞬間より後にその出力の状態の変化を
遅延させる手段を備える。図２に図示していない回路
が、回路が始動する時、論理ゲートＰ１の両入力の論理
レベルが共に高いレベルであることを確保するようにし
てもよい。
【００１５】閾値超過検出回路ＤＳ’１から生成される
閾値超過検出信号は外部信号によって無効化できる。従
って、閾値超過検出回路ＤＳ’１によって出力される低
い論理レベルは、Ｖccが常にＶＳ１より大きい時でも、
終了させることができる（高い論理レベルまたは高イン
ピーダンス状態によって置換される）。論理ゲートＰ１
の出力は、生成すべき停止信号ＩＮＨの制御信号である
論理信号ＳＣである。論理ゲートＰ１の出力は、インバ
ータＩ１の入力に入力され、その出力Ｓが停止信号ＩＮ
Ｈを出力する。論理ゲートＰ１の出力とアースとの間に
はコンデンサＣ１が接続されており、論理信号ＳＣの立
ち上がり変化に対して、停止信号ＩＮＨＪの立ち下がり
変化を遅延させる。
閾値超過検出信号は外部信号によって無効化できる。従
って、閾値超過検出回路ＤＳ’１によって出力される低
い論理レベルは、Ｖccが常にＶＳ１より大きい時でも、
終了させることができる（高い論理レベルまたは高イン
ピーダンス状態によって置換される）。論理ゲートＰ１
の出力は、生成すべき停止信号ＩＮＨの制御信号である
論理信号ＳＣである。論理ゲートＰ１の出力は、インバ
ータＩ１の入力に入力され、その出力Ｓが停止信号ＩＮ
Ｈを出力する。論理ゲートＰ１の出力とアースとの間に
はコンデンサＣ１が接続されており、論理信号ＳＣの立
ち上がり変化に対して、停止信号ＩＮＨＪの立ち下がり
変化を遅延させる。
【００１６】上記のことを要約すると、論理ゲートＰ１
は始動時に低い論理レベルを生成し、従って、Ｖccが閾
値ＶＳ１を越えるまで期間の間、停止信号ＩＮＨは高い
論理レベルにある。次に、おそらく閾値超過検出回路Ｄ
Ｓ’１によって導入された遅延後に、論理信号ＳＣは高
いレベルになるが、コンデンサＣ１のために、停止信号
ＩＮＨはすぐに零にはならない。従って、停止信号の終
了は、ＶccがＶＳ１より低い限り、その期間を越える或
る期間の間（一般的には数ナノ秒）遅れる。
は始動時に低い論理レベルを生成し、従って、Ｖccが閾
値ＶＳ１を越えるまで期間の間、停止信号ＩＮＨは高い
論理レベルにある。次に、おそらく閾値超過検出回路Ｄ
Ｓ’１によって導入された遅延後に、論理信号ＳＣは高
いレベルになるが、コンデンサＣ１のために、停止信号
ＩＮＨはすぐに零にはならない。従って、停止信号の終
了は、ＶccがＶＳ１より低い限り、その期間を越える或
る期間の間（一般的には数ナノ秒）遅れる。
【００１７】電圧降下検出回路ＤＣＨは、電圧Ｖccの実
質的な降下を検出するために設けられている。この電圧
降下検出回路ＤＣＨは、Ｖccと論理ゲートＰ１の入力の
一方、ここでは、閾値超過検出回路ＤＳ１の出力に接続
された第１の入力との間に接続されている。Ｖccが所定
の値Ｖｌ以上降下する時、電圧降下検出回路ＤＣＨは短
いパルスを生成する。短いパルスは、論理ゲートＰ１の
出力反転を引き起こす立ち上がり端である。この時、こ
の論理ゲートＰ１の入力はどちらも低い論理レベルにあ
る。この出力反転の結果として、コンデンサＣ１に急速
な放電が生じ、従って、停止パルスＩＮＨが始まる。論
理ゲート出力の負の遷移の後のコンデンサＣ１の放電
が、論理ゲート出力の正の遷移後の充電よりはるかに迅
速となるように、論理ゲートＰ１の出力状態を設定する
方法は、知られている。
質的な降下を検出するために設けられている。この電圧
降下検出回路ＤＣＨは、Ｖccと論理ゲートＰ１の入力の
一方、ここでは、閾値超過検出回路ＤＳ１の出力に接続
された第１の入力との間に接続されている。Ｖccが所定
の値Ｖｌ以上降下する時、電圧降下検出回路ＤＣＨは短
いパルスを生成する。短いパルスは、論理ゲートＰ１の
出力反転を引き起こす立ち上がり端である。この時、こ
の論理ゲートＰ１の入力はどちらも低い論理レベルにあ
る。この出力反転の結果として、コンデンサＣ１に急速
な放電が生じ、従って、停止パルスＩＮＨが始まる。論
理ゲート出力の負の遷移の後のコンデンサＣ１の放電
が、論理ゲート出力の正の遷移後の充電よりはるかに迅
速となるように、論理ゲートＰ１の出力状態を設定する
方法は、知られている。
【００１８】また、第２の論理ゲートＰ２（本実施例で
は、ＮＡＮＤゲート）は、論理ゲートＰ１の出力を一方
の入力に受け、同時に閾値超過検出回路ＤＳ１の出力で
もある電圧降下検出回路ＤＣＨの出力を他方の入力に受
ける。この論理ゲートＰ２の出力は、集積回路の正常な
始動の間（論理ゲートＰ１の出力が低レベルにあるか、
または、閾値超過検出回路ＤＳ１の出力が低レベルにあ
るために）高い論理レベルにあり、更に、集積回路の正
常な動作中、すなわち、Ｖccが電圧内の突然の降下を受
けない時は、すなわち、実際に閾値超過検出回路ＤＳ１
の出力が低いレベルのままであるので、高い論理レベル
にある。
は、ＮＡＮＤゲート）は、論理ゲートＰ１の出力を一方
の入力に受け、同時に閾値超過検出回路ＤＳ１の出力で
もある電圧降下検出回路ＤＣＨの出力を他方の入力に受
ける。この論理ゲートＰ２の出力は、集積回路の正常な
始動の間（論理ゲートＰ１の出力が低レベルにあるか、
または、閾値超過検出回路ＤＳ１の出力が低レベルにあ
るために）高い論理レベルにあり、更に、集積回路の正
常な動作中、すなわち、Ｖccが電圧内の突然の降下を受
けない時は、すなわち、実際に閾値超過検出回路ＤＳ１
の出力が低いレベルのままであるので、高い論理レベル
にある。
【００１９】しかしながら、電圧Ｖccの降下を検出した
回路は、正常な動作中、すなわち、論理信号ＳＣが高レ
ベルにある時、高レベルの短いパルスを生成する。その
時、論理ゲートＰ２が出力反転して、再トリガパルスす
なわち再初期化パルスＲＤＣＬを出力する。このパルス
ＲＤＣＬ（下方への矩形波パルス）は第２の閾値超過検
出回路ＤＳ’１に入力され、ＶccがＶＳ１より高くて
も、その出力を無効にする。第２の閾値超過検出回路Ｄ
Ｓ’１は、この時、論理ゲートＰ１の第２の入力を低い
レベルに保持するのを停止し、図２には示していない手
段によって、論理ゲートＰ１の第２の入力を高いレベル
に保持することができる。
回路は、正常な動作中、すなわち、論理信号ＳＣが高レ
ベルにある時、高レベルの短いパルスを生成する。その
時、論理ゲートＰ２が出力反転して、再トリガパルスす
なわち再初期化パルスＲＤＣＬを出力する。このパルス
ＲＤＣＬ（下方への矩形波パルス）は第２の閾値超過検
出回路ＤＳ’１に入力され、ＶccがＶＳ１より高くて
も、その出力を無効にする。第２の閾値超過検出回路Ｄ
Ｓ’１は、この時、論理ゲートＰ１の第２の入力を低い
レベルに保持するのを停止し、図２には示していない手
段によって、論理ゲートＰ１の第２の入力を高いレベル
に保持することができる。
【００２０】電圧降下検出回路ＤＣＨからの短いパルス
の終了後すぐに、論理ゲートＰ２はその初期状態に戻
り、閾値超過検出回路ＤＳ’１は無効化信号ＲＤＣＬを
受けることを停止し、Ｖcc閾値超過検出回路のその正常
機能を再開する。その時達した状態は、電力がオンにさ
れた後Ｖccが閾値ＶＳ１に達した時の状態と同じであ
る。すなわち、２つの閾値超過検出回路ＤＳ１及びＤ
Ｓ’１は低い論理レベルを生成するが、好ましくは、再
トリガ信号ＲＤＣＬが終了する時に対して閾値超過検出
回路ＤＳ’１が遅延させる。論理ゲートＰ１は再度出力
反転し、コンデンサＣ１の値に関する期間が終了する
と、停止信号ＩＮＨは再度終了される。
の終了後すぐに、論理ゲートＰ２はその初期状態に戻
り、閾値超過検出回路ＤＳ’１は無効化信号ＲＤＣＬを
受けることを停止し、Ｖcc閾値超過検出回路のその正常
機能を再開する。その時達した状態は、電力がオンにさ
れた後Ｖccが閾値ＶＳ１に達した時の状態と同じであ
る。すなわち、２つの閾値超過検出回路ＤＳ１及びＤ
Ｓ’１は低い論理レベルを生成するが、好ましくは、再
トリガ信号ＲＤＣＬが終了する時に対して閾値超過検出
回路ＤＳ’１が遅延させる。論理ゲートＰ１は再度出力
反転し、コンデンサＣ１の値に関する期間が終了する
と、停止信号ＩＮＨは再度終了される。
【００２１】パワーオンリセット回路の動作のこの部分
を下記に要約する。Ｖccが少なくとも電圧降下検出回路
ＤＣＨによって決定された所定の値Ｖｌ（例えば、１
Ｖ）以上降下すると、短いパルスを電圧降下検出回路Ｄ
ＣＨが出力する。このパルスは、論理ゲートＰ１及びＰ
２を出力反転させる。停止信号ＩＮＨが開始する。同時
に、閾値超過検出回路ＤＳ’１が無効化される。次に、
閾値超過検出回路ＤＳ’１はその正常機能を回復し、電
力をオンにするための動作と同様のことがすべて起き
る。閾値超過検出回路ＤＳ’１が再度低い論理レベルを
出力し、インバータＩ１が再度出力反転するまで停止信
号ＩＮＨは存続する。従って、本発明によるパワーオン
リセット回路は、また、電源電圧が大きく降下した時
（例えば、Ｖccが５Ｖであるその公称値の代わりに４Ｖ
になる時）に安全回路として働き、電源電圧が回路を再
始動させるために正常な閾値ＶＳ１より低く降下しない
時でも安全回路として働く。
を下記に要約する。Ｖccが少なくとも電圧降下検出回路
ＤＣＨによって決定された所定の値Ｖｌ（例えば、１
Ｖ）以上降下すると、短いパルスを電圧降下検出回路Ｄ
ＣＨが出力する。このパルスは、論理ゲートＰ１及びＰ
２を出力反転させる。停止信号ＩＮＨが開始する。同時
に、閾値超過検出回路ＤＳ’１が無効化される。次に、
閾値超過検出回路ＤＳ’１はその正常機能を回復し、電
力をオンにするための動作と同様のことがすべて起き
る。閾値超過検出回路ＤＳ’１が再度低い論理レベルを
出力し、インバータＩ１が再度出力反転するまで停止信
号ＩＮＨは存続する。従って、本発明によるパワーオン
リセット回路は、また、電源電圧が大きく降下した時
（例えば、Ｖccが５Ｖであるその公称値の代わりに４Ｖ
になる時）に安全回路として働き、電源電圧が回路を再
始動させるために正常な閾値ＶＳ１より低く降下しない
時でも安全回路として働く。
【００２２】図３を参照して本発明による回路の極めて
詳細な実施例を以下に説明する。この回路は、３種類の
異なるＭＯＳトランジスタ、すなわち、エンハンスメン
ト形Ｎチャネルトランジスタと、エンハンスメント形Ｐ
チャネルトランジスタと、エンハンスメント形でもディ
プリーション形でもない自然形Ｎチャネルトランジスタ
によって形成されている。自然形トランジスタは、零に
極めて近い閾値電圧を有し、エンハンスメント形トラン
ジスタは、絶対値に換算して自然形トランジスタより高
い閾値、例えば１または 1.1Ｖの閾値を有する。自然形
チャネルトランジスタは、ソースとドレインとの間のチ
ャネル領域として、Ｐ形半導体基板を有し、その基板内
に、チャネルへの付加ドーピングなく、集積回路の全て
のＮチャネルトランジスタが形成されている。エンハン
スメント形トランジスタはそれらのチャネル内に、Ｎチ
ャネルトランジスタの場合はＰ形不純物注入、Ｐチャネ
ルトランジスタの場合はＮ形不純物注入により不純物を
付加注入する。
詳細な実施例を以下に説明する。この回路は、３種類の
異なるＭＯＳトランジスタ、すなわち、エンハンスメン
ト形Ｎチャネルトランジスタと、エンハンスメント形Ｐ
チャネルトランジスタと、エンハンスメント形でもディ
プリーション形でもない自然形Ｎチャネルトランジスタ
によって形成されている。自然形トランジスタは、零に
極めて近い閾値電圧を有し、エンハンスメント形トラン
ジスタは、絶対値に換算して自然形トランジスタより高
い閾値、例えば１または 1.1Ｖの閾値を有する。自然形
チャネルトランジスタは、ソースとドレインとの間のチ
ャネル領域として、Ｐ形半導体基板を有し、その基板内
に、チャネルへの付加ドーピングなく、集積回路の全て
のＮチャネルトランジスタが形成されている。エンハン
スメント形トランジスタはそれらのチャネル内に、Ｎチ
ャネルトランジスタの場合はＰ形不純物注入、Ｐチャネ
ルトランジスタの場合はＮ形不純物注入により不純物を
付加注入する。
【００２３】トランジスタの閾値電圧は、停止信号のト
リガ用の閾値を設定するために使用される。第１の閾値
超過検出回路ＤＳ１は、Ｖccとアースとの間に直列の３
つのエンハンスメント形ＮチャネルトランジスタＴ１、
Ｔ２、Ｔ３と、第４のトランジスタＴ４とを備える。Ｔ
１はＶccに接続された制御ゲートとドレインとを備え
る。Ｔ２はＴ１のソースに接続された制御ゲートとドレ
インとを備える。Ｔ３は、Ｔ２の制御ゲートに接続され
た制御ゲートと、Ｔ２のソースに接続されたドレインと
を備え、そのソースはアースにされている。Ｔ４は、Ｔ
３のドレインに接続された制御ゲートとアースにされた
ソースとを備える。Ｔ４のドレインは閾値超過検出回路
ＤＳ１の出力を構成しており、ＮＯＲゲートＰ１の第１
の入力に接続されている。Ｖccがエンハンスメント形Ｎ
チャネルトランジスタＴ１、Ｔ２、Ｔ４の閾値電圧の合
計にほぼ等しい閾値ＶＳ１を越えると、Ｔ４は導通す
る。小型トランジスタＴ３は、特に、トランジスタＴ１
及びＴ２をバイアスするために使用される。
リガ用の閾値を設定するために使用される。第１の閾値
超過検出回路ＤＳ１は、Ｖccとアースとの間に直列の３
つのエンハンスメント形ＮチャネルトランジスタＴ１、
Ｔ２、Ｔ３と、第４のトランジスタＴ４とを備える。Ｔ
１はＶccに接続された制御ゲートとドレインとを備え
る。Ｔ２はＴ１のソースに接続された制御ゲートとドレ
インとを備える。Ｔ３は、Ｔ２の制御ゲートに接続され
た制御ゲートと、Ｔ２のソースに接続されたドレインと
を備え、そのソースはアースにされている。Ｔ４は、Ｔ
３のドレインに接続された制御ゲートとアースにされた
ソースとを備える。Ｔ４のドレインは閾値超過検出回路
ＤＳ１の出力を構成しており、ＮＯＲゲートＰ１の第１
の入力に接続されている。Ｖccがエンハンスメント形Ｎ
チャネルトランジスタＴ１、Ｔ２、Ｔ４の閾値電圧の合
計にほぼ等しい閾値ＶＳ１を越えると、Ｔ４は導通す
る。小型トランジスタＴ３は、特に、トランジスタＴ１
及びＴ２をバイアスするために使用される。
【００２４】閾値超過検出回路ＤＳ’１は、トランジス
タＴ１、Ｔ２、Ｔ３、Ｔ４とそれぞれほとんど同様に接
続された４つのトランジスタＴ’１、Ｔ’２、Ｔ’３、
Ｔ’４を備える。しかしながら、Ｔ’３の制御ゲートは
Ｔ’２の制御ゲートに接続されておらず、それは、ＮＡ
ＮＤゲートＰ２の出力に接続されたインバータＩ２によ
って制御されており、これは、閾値超過検出回路ＤＳ’
１の出力を無効化するためである。Ｔ’２のドレインと
アースとの間に接続されたコンデンサＣ２は、電力がオ
ンにされている時Ｖccが立ち上がっている間、トランジ
スタＴ’４及びＴ’２のバイアスを与える。Ｔ’４のド
レインから得られる閾値超過検出回路ＤＳ’１の出力
は、論理ゲートＰ１の第２の入力に接続されている。
タＴ１、Ｔ２、Ｔ３、Ｔ４とそれぞれほとんど同様に接
続された４つのトランジスタＴ’１、Ｔ’２、Ｔ’３、
Ｔ’４を備える。しかしながら、Ｔ’３の制御ゲートは
Ｔ’２の制御ゲートに接続されておらず、それは、ＮＡ
ＮＤゲートＰ２の出力に接続されたインバータＩ２によ
って制御されており、これは、閾値超過検出回路ＤＳ’
１の出力を無効化するためである。Ｔ’２のドレインと
アースとの間に接続されたコンデンサＣ２は、電力がオ
ンにされている時Ｖccが立ち上がっている間、トランジ
スタＴ’４及びＴ’２のバイアスを与える。Ｔ’４のド
レインから得られる閾値超過検出回路ＤＳ’１の出力
は、論理ゲートＰ１の第２の入力に接続されている。
【００２５】さらに、好ましくは、Ｔ’１のソースに接
続されたＴ’２のゲートとアースとの間にコンデンサＣ
３を備える。このコンデンサＣ３は、さらに、電力がオ
ンにされている時、Ｖccの立ち上がり中にトランジスタ
Ｔ’１及びＴ’２のバイアスを可能にする。このコンデ
ンサＣ３は、再トリガ信号ＲＤＣＬが論理ゲートＰ２か
ら出力された時にそのコンデンサを短絡させるトランジ
スタＴ５によって放電される。トランジスタＴ５はイン
バータＩ２によって制御されている。好ましくは、コン
デンサＣ４が、インバータＩ２の入力とアースとの間に
接続されており、論理ゲートＰ２の出力での再トリガ信
号の終了に対してトランジスタＴ’５及びＴ’３のオフ
を僅かに遅延させることができる。従って、閾値超過検
出回路ＤＳ’１のために十分な無効化期間が確実にされ
る。
続されたＴ’２のゲートとアースとの間にコンデンサＣ
３を備える。このコンデンサＣ３は、さらに、電力がオ
ンにされている時、Ｖccの立ち上がり中にトランジスタ
Ｔ’１及びＴ’２のバイアスを可能にする。このコンデ
ンサＣ３は、再トリガ信号ＲＤＣＬが論理ゲートＰ２か
ら出力された時にそのコンデンサを短絡させるトランジ
スタＴ５によって放電される。トランジスタＴ５はイン
バータＩ２によって制御されている。好ましくは、コン
デンサＣ４が、インバータＩ２の入力とアースとの間に
接続されており、論理ゲートＰ２の出力での再トリガ信
号の終了に対してトランジスタＴ’５及びＴ’３のオフ
を僅かに遅延させることができる。従って、閾値超過検
出回路ＤＳ’１のために十分な無効化期間が確実にされ
る。
【００２６】電圧降下検出回路ＤＣＨは、Ｐチャネルト
ランジスタＴ７と直列の自然形Ｎチャネルトランジスタ
Ｔ６と、コンデンサＣ５とを備える。Ｔ６は、Ｖccに接
続されたドレインとゲートとを備える。Ｔ７は、Ｔ６の
ソースに接続されたソースとＶccに接続された制御ゲー
トとを備えている。Ｔ７のドレインは、検出回路の出力
を構成しており、論理ゲートＰ１の第１の入力に接続さ
れ、更に、論理ゲートＰ２の入力にも接続されている。
トランジスタＴ７の基板は、そのソースに接続されてい
る。コンデンサＣ５は、トランジスタＴ６のソース（す
なわち、トランジスタＴ７のソース）とアースとの間に
接続されている。
ランジスタＴ７と直列の自然形Ｎチャネルトランジスタ
Ｔ６と、コンデンサＣ５とを備える。Ｔ６は、Ｖccに接
続されたドレインとゲートとを備える。Ｔ７は、Ｔ６の
ソースに接続されたソースとＶccに接続された制御ゲー
トとを備えている。Ｔ７のドレインは、検出回路の出力
を構成しており、論理ゲートＰ１の第１の入力に接続さ
れ、更に、論理ゲートＰ２の入力にも接続されている。
トランジスタＴ７の基板は、そのソースに接続されてい
る。コンデンサＣ５は、トランジスタＴ６のソース（す
なわち、トランジスタＴ７のソース）とアースとの間に
接続されている。
【００２７】Ｖccが上昇し、その公称値に達すると、Ｐ
チャネルトランジスタＴ７のソースが、その制御ゲート
の電位より低い電位になり、ＰチャネルトランジスタＴ
７だけがオフになる。一方、コンデンサＣ５が放電して
いる場合には、トランジスタＴ６はオンである。従っ
て、トランジスタＴ６は零に極めて近い閾値電圧を有す
るので、コンデンサＣ５はほとんどＶccまでチャージさ
れる。
チャネルトランジスタＴ７のソースが、その制御ゲート
の電位より低い電位になり、ＰチャネルトランジスタＴ
７だけがオフになる。一方、コンデンサＣ５が放電して
いる場合には、トランジスタＴ６はオンである。従っ
て、トランジスタＴ６は零に極めて近い閾値電圧を有す
るので、コンデンサＣ５はほとんどＶccまでチャージさ
れる。
【００２８】Ｖccが、例えば５Ｖに等しいその公称値Ｖ
cc０を保持する限り、コンデンサＣ５はこの公称値Ｖcc
０に充電されたままである。オフであるＴ７を介して放
電させることはできない。しかしながら、ＶccがＶcc０
より低く降下すると、その時、トランジスタＴ６はオフ
になり、Ｖccのソースに向かってコンデンサが放電する
のを防ぐ。それ故、コンデンサＣ５は、電圧Ｖcc０を維
持する。電圧Ｖccが少なくともトランジスタＰの閾値電
圧に等しい値Ｖｌ以上、例えば、１Ｖ以上降下すると、
その時、Ｔ７は導通を開始する（その制御ゲートはその
ドレインより十分に低いから）。従って、コンデンサＣ
５は、導通状態にあるトランジスタＴ４内に突然放電さ
れる。論理ゲートＰ１及びＰ２の第１の入力でそれによ
って生じる電圧パルスは、図２を参照して説明した短い
パルスであり、停止信号ＩＮＨの再初期化を促す。
cc０を保持する限り、コンデンサＣ５はこの公称値Ｖcc
０に充電されたままである。オフであるＴ７を介して放
電させることはできない。しかしながら、ＶccがＶcc０
より低く降下すると、その時、トランジスタＴ６はオフ
になり、Ｖccのソースに向かってコンデンサが放電する
のを防ぐ。それ故、コンデンサＣ５は、電圧Ｖcc０を維
持する。電圧Ｖccが少なくともトランジスタＰの閾値電
圧に等しい値Ｖｌ以上、例えば、１Ｖ以上降下すると、
その時、Ｔ７は導通を開始する（その制御ゲートはその
ドレインより十分に低いから）。従って、コンデンサＣ
５は、導通状態にあるトランジスタＴ４内に突然放電さ
れる。論理ゲートＰ１及びＰ２の第１の入力でそれによ
って生じる電圧パルスは、図２を参照して説明した短い
パルスであり、停止信号ＩＮＨの再初期化を促す。
【００２９】図３は、また、Ｖccと論理ゲートＰ１の第
２の入力との間に接続され、論理ゲートＰ１の出力によ
って制御されているＰチャネルトランジスタＴ８を図示
している。このトランジスタは、停止信号ＩＮＨがある
間、論理ゲートＰ１の第２の入力を高い論理レベル（且
つフローティング状態ではない）に保持することを可能
にする。トランジスタＴ８はＴ’４に対して十分に小さ
く、Ｔ’４をオンにして、（当然、Ｔ４がオンであると
き）論理ゲートＰ１の出力を正にすることができる。
２の入力との間に接続され、論理ゲートＰ１の出力によ
って制御されているＰチャネルトランジスタＴ８を図示
している。このトランジスタは、停止信号ＩＮＨがある
間、論理ゲートＰ１の第２の入力を高い論理レベル（且
つフローティング状態ではない）に保持することを可能
にする。トランジスタＴ８はＴ’４に対して十分に小さ
く、Ｔ’４をオンにして、（当然、Ｔ４がオンであると
き）論理ゲートＰ１の出力を正にすることができる。
【００３０】図４は、電圧Ｖccの変化の例に対しての停
止信号ＩＮＨの変化を図示している。システムが起動さ
れると、Ｖccは大きくなり、停止信号ＩＮＨもほぼＶcc
に追従して大きくなる。ＶccがＶＳ１に達すると、論理
ゲートＰ１の出力が正になり、そのとき、コンデンサＣ
２及びＣ３の存在による僅かな遅延がある。次に、イン
バータＩ１が、同様にコンデンサＣ１による遅延を伴っ
て、出力反転する。停止信号ＩＮＨは再度零に降下す
る。システムが起動した時、停止信号の持続期間は、Ｖ
ccがＶＳ１に達するためにかかる時間と、それぞれのコ
ンデンサによって導入された遅延に対応する期間ｔ１と
の合計である。この持続期間の間、電圧Ｖccは、原理的
にはその公称値Ｖcc０に達しているが、場合により、集
積回路は、停止信号ＩＮＨが零に戻るとすぐに作動する
ことができる。
止信号ＩＮＨの変化を図示している。システムが起動さ
れると、Ｖccは大きくなり、停止信号ＩＮＨもほぼＶcc
に追従して大きくなる。ＶccがＶＳ１に達すると、論理
ゲートＰ１の出力が正になり、そのとき、コンデンサＣ
２及びＣ３の存在による僅かな遅延がある。次に、イン
バータＩ１が、同様にコンデンサＣ１による遅延を伴っ
て、出力反転する。停止信号ＩＮＨは再度零に降下す
る。システムが起動した時、停止信号の持続期間は、Ｖ
ccがＶＳ１に達するためにかかる時間と、それぞれのコ
ンデンサによって導入された遅延に対応する期間ｔ１と
の合計である。この持続期間の間、電圧Ｖccは、原理的
にはその公称値Ｖcc０に達しているが、場合により、集
積回路は、停止信号ＩＮＨが零に戻るとすぐに作動する
ことができる。
【００３１】次に電源電圧ＶccがＶｌ以上降下すると、
停止信号がすぐに再トリガされる。トリガの唯一の遅延
は、論理ゲートＰ１及びＩ１の応答時間とコンデンサＣ
１の放電時間によるものであるが、この放電時間は、充
電時間よりはるかに短いように構成されている。従っ
て、大きいＮチャネルトランジスタと小さいＰチャネル
トランジスタを使用して、Ｐ１の最後の段を構成すれば
十分である。この時、停止信号ＩＮＨは、Ｖccの電圧変
動を追従する。もちろん、Ｖccが閾値ＶＳ１より低く降
下すると、一般的な再始動動作（始動の場合と同様）の
標準的な動作に戻る。
停止信号がすぐに再トリガされる。トリガの唯一の遅延
は、論理ゲートＰ１及びＩ１の応答時間とコンデンサＣ
１の放電時間によるものであるが、この放電時間は、充
電時間よりはるかに短いように構成されている。従っ
て、大きいＮチャネルトランジスタと小さいＰチャネル
トランジスタを使用して、Ｐ１の最後の段を構成すれば
十分である。この時、停止信号ＩＮＨは、Ｖccの電圧変
動を追従する。もちろん、Ｖccが閾値ＶＳ１より低く降
下すると、一般的な再始動動作（始動の場合と同様）の
標準的な動作に戻る。
【００３２】しかしながら、ＶccがＶＳ１より高いまま
であると、停止信号は、持続し、それぞれのコンデンサ
によって導入された遅延の結果生じた上記に説明した期
間ｔ１とほぼ同じ期間の間Ｖccの変動を追従する。再初
期化中にコンデンサＣ４を放電させ次いで充電する時間
を考慮すると、その期間はより長い場合もある。
であると、停止信号は、持続し、それぞれのコンデンサ
によって導入された遅延の結果生じた上記に説明した期
間ｔ１とほぼ同じ期間の間Ｖccの変動を追従する。再初
期化中にコンデンサＣ４を放電させ次いで充電する時間
を考慮すると、その期間はより長い場合もある。
【図１】 パワーオンリセット回路を備える集積回路を
図示した図。
図示した図。
【図２】 本発明によるパワーオンリセット回路のブロ
ック図。
ック図。
【図３】 本発明によるパワーオンリセット回路の詳細
な回路図。
な回路図。
【図４】 電源電圧が変動した場合の停止信号のタイミ
ングチャート。
ングチャート。
ＣＤ パワーオンリセット回路
ＩＣ 集積回路
ＭＮＶ ＥＥＰＲＯＭ型メモリ
ＣＷ 書込み回路
ＤＳ１、ＤＳ’１ 検出回路
Ｐ１、Ｐ２ 論理ゲート
Ｉ１、Ｉ２ インバータ
ＩＮＨ 停止信号
ＳＣ 論理信号
ＲＤＣＬ 無効化信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/22
G06F 1/26
Claims (11)
- 【請求項１】 電源電圧が第１の閾値にまだ達していな
い時、集積回路内の電力がオンにされる時にその動作を
停止されなければならない回路の停止入力に供給される
停止信号を生成する手段と、電源電圧が第１の閾値より
高いままであっても、電源電圧Ｖccが少なくとも所定の
値以上降下した時、前記停止信号を再トリガする手段と
を備えていることを特徴とする、電源電圧Ｖccが給電さ
れる集積回路内のパワーオンリセット回路。 - 【請求項２】 上記電源電圧が第１の閾値を超過した
後、及び、電源電圧の降下の結果としての再トリガ後の
或る期間の間、上記停止信号が持続させるように構成さ
れた時間遅延手段を具備することを特徴とする請求項１
に記載のパワーオンリセット回路。 - 【請求項３】 上記或る期間は、数ミリ秒であることを
特徴とする請求項２に記載の回路。 - 【請求項４】 電源電圧が閾値を越えると閾値超過信号
をそれぞれ出力する第１の閾値超過検出回路及び第２閾
値超過検出回路と、 上記の第１の閾値超過検出回路及び第２閾値超過検出回
路から出力された信号を受け、第１の閾値超過検出回路
及び第２閾値超過検出回路が共に閾値超過信号を出力す
る時には、その出力を第１の方向に反転する第１の論理
ゲートと、 電源電圧が少なくとも所定の値以上降下するとパルス信
号を生成する電源電圧降下検出回路とを具備しており、
上記電源電圧降下検出回路の出力は、上記第１の論理ゲ
ートをただちに反転させるように、上記第１の論理ゲー
トの第１の入力に接続されており、当該第１の論理ゲー
トの出力が、上記停止信号を制御する信号を生成するこ
と特徴とする請求項１〜３のいずれか１項に記載の回
路。 - 【請求項５】 第１の閾値超過検出回路は第１の論理ゲ
ートの第１の入力に接続されており、第２の閾値超過検
出回路は上記第１の論理ゲートの第２の入力に接続され
ており、第２の閾値超過検出回路は、再トリガ信号によ
って停止することができ、更に、第１の論理ゲートの出
力を一方の入力に受け、上記電源電圧降下検出回路の出
力を他方の入力に受ける第２の論理ゲートを備え、この
第２の論理ゲートは、電源電圧が閾値より高い時にパル
ス信号を受けると再トリガ信号を出力することを特徴と
する請求項４に記載の回路。 - 【請求項６】 上記第１の論理ゲートの出力は、インバ
ータに接続されていることを特徴とする請求項５に記載
の回路。 - 【請求項７】 コンデンサが、上記第１の論理ゲートの
出力とアースとの間に接続されていることを特徴とする
請求項６に記載の回路。 - 【請求項８】 上記第２の閾値超過検出回路は、電源電
圧が上記閾値を超過した時に対して、及び、再トリガ信
号の終了に対して、閾値超過信号の転送を遅延させる手
段を備えていることを特徴とする請求項７に記載の回
路。 - 【請求項９】 上記電圧降下検出回路は、電源電圧に接
続されたドレインと制御ゲート及び電荷蓄積コンデンサ
に接続されたソースを備える、閾値電圧が極めて低い第
１のトランジスタと、検出されなければならない最低電
圧降下にほぼ等しい閾値電圧を有する第２のＰチャネル
トランジスタを備え、この第２のトランジスタは、上記
第１のトランジスタのソースと上記電荷蓄積コンデンサ
に接続されたソースと電源電圧に接続された制御ゲート
とを備え、そのドレインが電圧降下検出回路の出力を構
成していることを特徴とする請求項７に記載の回路。 - 【請求項10】 上記電源電圧は、５Ｖの公称値を有し、
第１の閾値は約３〜3.5 Ｖの値であり、上記停止信号の
再トリガを起こす上記所定の電圧降下は約１Ｖの値を有
することを特徴とする請求項１〜９のいずれか１項に記
載の回路。 - 【請求項11】 上記停止信号は、ＥＥＰＲＯＭメモリ書
込み回路の停止入力に供給されることを特徴とする請求
項１〜10のいずれか１項に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9215522 | 1992-12-22 | ||
| FR9215522A FR2699755B1 (fr) | 1992-12-22 | 1992-12-22 | Circuit de démarrage et de sécurité contre les coupures d'alimentation, pour circuit intégré. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077403A JPH077403A (ja) | 1995-01-10 |
| JP3520103B2 true JP3520103B2 (ja) | 2004-04-19 |
Family
ID=9436955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34610793A Expired - Fee Related JP3520103B2 (ja) | 1992-12-22 | 1993-12-22 | 集積回路用の電源遮断に対する保護を与えるパワーオンリセット回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6118315A (ja) |
| EP (1) | EP0604270B1 (ja) |
| JP (1) | JP3520103B2 (ja) |
| DE (1) | DE69302080T2 (ja) |
| FR (1) | FR2699755B1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1992-12-22 FR FR9215522A patent/FR2699755B1/fr not_active Expired - Fee Related
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1993
- 1993-12-14 DE DE69302080T patent/DE69302080T2/de not_active Expired - Fee Related
- 1993-12-14 EP EP93403029A patent/EP0604270B1/fr not_active Expired - Lifetime
- 1993-12-22 JP JP34610793A patent/JP3520103B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 US US08/908,583 patent/US6118315A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077403A (ja) | 1995-01-10 |
| DE69302080T2 (de) | 1996-09-05 |
| EP0604270A1 (fr) | 1994-06-29 |
| EP0604270B1 (fr) | 1996-04-03 |
| DE69302080D1 (de) | 1996-05-09 |
| FR2699755B1 (fr) | 1995-03-10 |
| US6118315A (en) | 2000-09-12 |
| FR2699755A1 (fr) | 1994-06-24 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040202 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
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