KR900009106B1 - 오기입 동작 방지기능을 갖는 반도체 메모리 장치 - Google Patents

오기입 동작 방지기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

오기입 동작 방지기능을 갖는 반도체 메모리 장치
제1도는 본 발명이 적용된 E2PROM의 모든 것을 개략적으로 나타내는 개통도.
제2도는 오기입/소거동작 방지회로의 제안 회로도.
제3도는 오기입/소거동작 방지회로의 또 다른 제안 회로도.
제4도는 본 발명에 의한 오기입/소거동작 방지회로의 일실시예의 회로도.
제5도는 제4도의 회로의 동작을 나타내는 타이밍도.
제6도는 제4도의 플립플롭의 트립점(trip point) 특성들을 나타내는 그래프.
제7도는 제1도의 회로에 삽입되는 트리거 회로의 회로도.
본 발명은 전기적으로 소거 및 프로그램 가능 판독 전용메모리(E2PROM), 비휘발성 랜돔 억세스 메모리(NOVRAM)등과 같은 반도체 메모리 장치내의 오기입(또는 소거) 동작 방지회로의 개선에 관한 것이다. E2PROM, NOVRAM등에서는 정상 전원전압 VCC(예 5V)보다 훨씬 큰 기입/소거 전압이 필요하다. 이러한 목적을 위해 20 내지 25V 정도의 내부 기입/소거 전압 IVP를 발생시키도록 승압회로를 각 칩에 부착시켜 왔다. 즉, 기입/소거 모드에서, 기입 이네이블신호(enable signal)가 승압회로에 공급되면 그에 의해 기입/소거 저압 IVP가 승압된다. 결과적으로, 이 고압 IVP가 이 메모리 셀에 걸리면 턴넬링 효과(tunneling effect)로 인해 기입/소거동작 동작이 수행된다.
그러나, 전원전압 VCC가 충분히 높지(예, 3.5V 이하)않을때라도, 어드레스 버퍼와 같은 승압회로와 기타 회로들이 동작되어, 결국 기입/소거동작동작이 잘못 수행될 수도 있다. 즉, 전원이 ON 또는 OFF될때 전원전압 VCC가 상승 또는 하강하여 오기입/소거동작이 수행될 수도 있으므로, 결국, 셀들내에 기억된 데이터가 파괴될 수도 있다. 이를 피하기 위해, 전원전압 VCC가 소정값보다 더 큰지 여부를 검출하도록 각 칩에 VCC감지회로를 설비하여, 전원전압 VCC가 소정값보다 클때만 승압회로등이 동작되도록 해준다. 종래의 오기입/소거동작 방지회로는 VCC감지 회로로 구성된다.
그러나, 종래의 또는 제안된 오기입/소거동작 방지 회로들에서는 후술되는 바와 같이 그의 전력소모가 비교적 크며 또한 그의 구성이 비교적 복잡하다.
본 발명의 목적은 전력소비가 작고 구성이 간단한 반도체 메모리장치를 위한 오기입(또는 소거)동작 방지회로를 제공하는데 있다.
본 발명에 의한 오기입/소거동작 방지회로에서는, 기입 이네이블 신호 WE가 고양형 트랜지스터와 노드를 갖는 공핍형 트랜지스터에 의해 형성된 버퍼에 공급된다. 이 노드의 전위는 플립플롭의 세트단자에 걸린다. 그 노드의 전위가 플립플롭의 트립점보다 클때만 플립플롭이 세트되어 실제 기입/소거동작을 위한 내부 이네이블 신호 IWE가 발생된다.
이 회로에서, 기입 이네이블 신호 WE를 트리거 신호로 하여 과도 전류만이 고양형 트랜지스터와 공핍형 트랜지스터에 의해 형성된 버퍼를 통해 흐르게 되므로 전력소모가 감소될 수 있고 또한 그 구성 역시 간단해진다.
이하 첨부도면을 참조하여 본 발명의 양호한 실시예를 상세히 설명하면 다음과 같다.
우선, 제1도를 참조하여 E2PROM의 일예를 설명한다. 제1도에서, 참조번호 1은 메모리셀들을 포함하는 메모리셀 어레이를 나타낸다. 예를 들어, 메모리셀 CLij는 워드 라인 W1와 비트라인 BLj간의 교점에 제공된다. Pj는 프로그램 라인을 나타낸다. 참조번호 2는 X-어드레스 신호 Ai(i=0 내지 n)을 각각 수신하는 로우 어드레스 버퍼들을 나타내며, 3은 로우 어드레스 디코더들을, 4는 Y-어드레스 신호 A'i(i=0 내지 n)를 각각 수신하기 위한 컬럼 어드레스 버퍼들, 5는 컴럼 어드레스 디코더들을 그리고 6은 Y-게이트들을 나타낸다. 출력데이타는 Y-게이트들 6으로부터 감지증폭기(SA)7과 출력 데이터 버퍼(BUF)8을 통해 출력단자(D0)로 전송되고 또한 입력데이타는 입력단자(DI)로부터 입력 데이터 버퍼/랫치회로(BUF)9, 기입/소거 제어회로(W/E)10 및 전하 펌프회로 11을 통해 Y-게이트들 6으로 공급된다.
참조번호 14는 동작모드를 선택하도록 칩-이네이블 신호
Figure kpo00001
, 기입-이네이블 신호
Figure kpo00002
, 출력-이네이블 신호
Figure kpo00003
등을 수신하기 위한 모드 선택회로를 나타낸다. 즉, 모드 선택회로 14는
Figure kpo00004
,
Figure kpo00005
,
Figure kpo00006
등에 의해 소자들 2, 3, 4, 5, 8, 9 및 10을 제어한다.
참조번호 15는 기입/소거동작이 수행될때 기입 이네이블 클록신호 WE를 발생시키는 클록발생회로(WE CLK)를 나타난다.
참조번호 16은 기입 이네이블 클록신호 WE를 수신하여 승압회로 17에 사용되는 내부 기입 이네이블 신호 IWE를 발생시키는 오기입/소거동작 방지회로를 나타낸다. 승압회로는 기입/소거모드(IWE="1")동안 고압 IVP를 발생시킨다. 즉, 승압회로 17의 고압은 전하 펌프회로 11, 12 및 13 각각에 공급된다.
참조번호 18은 내부 기입 이네이블 신호 IWE에 의해 작동되는 타이머를 나타낸다. 즉, 내부 기입 이네이블 신호 IWE의 발생후 소정시간이 경과되었을때 타이머 18은 모드 선택회로 14와 오기입/소거동작 방지회로 16을 리세트 시키도록 리세트신호 RST를 발생시킨다. 메모리셀 CLij에 대한 기입동작은 워드라인WL1와 비트라인 BLj에 고압(20V 내지 25V)을 걸어줌으로서 수행된다. 메모리셀 CLij에 대한 소거동작은 워드라인 WL1와 프로그램 라인 Pj에 고압(20V 내지 25V)를 걸어줌으로서 수행된다. 일반적으로 E2PROM에서, "기입동작"은 셀에 데이타 0의 기입을 나타내며, 또한 "소거동작"은 셀에 데이타 1의 기입을 나타낸다. 메모리셀 CLij에 대한 판독 동작은 워드라인 WLi에 전원전압 Vcc(=5V)를 걸어주고 또한 소정의 바이어스 전압(약 2V)를 프로그램 라인 Pj에 걸어줌으로서 수행된다.
제안된 오기입/소거동작 방지회로를 나타내는 제2도에서, 이 회로는 Vcc감지회로 SC, 플립플롭 FF 및 AND회로 G1으로 구성된다. Vcc감지회로 SC는 전압분배기를 형성하는 공핍형 트랜지스터들 Q1및 Q2, 궤환수단으로서 작용하는 공핍형 트랜지스터 Q3, 인버터 INV1을 형성하는 공핍형 트랜지스터 Q4와 고양형 트랜지스터 Q5, 그리고 인버터 INV2를 형성하는 공핍형 트랜지스터 Q6와 고양형 트랜지스터 Q7으로 구성된다.
제2도의 회로에서, 트랜지스터 Q2는 노드 N1의 전위를 접지 GND로 떨어지도록 항상 도전상태에 있기때문에, 노드 N1의 전위는 전원전압 Vcc가 OV일때 OV이다. 그 다음, 전원이 ON되면 전원전압 Vcc가 상승되어 트랜지스터들 Q1과 Q2를 통해 흐르는 전류는 증가하게 되며, 이때 노드 N1의 전위는 트랜지스터 Q1대 Q2의 도전비에 따라 증가된다. 결과적으로, 노드 N1의 전위가 인버터 INV1의 트립점을 초과하면, 인버터들 INV1과 INV2는 트랜지스터 Q3의 게이트로 궤환되는 노드 N2의 전위를 증가시키도록 동작된다. 그러므로, 노드 N1의 전위는 신속히 증가되며, 그에 따라 노드 N2의 전위 역시 신속히 증가된다. 결국, 플립플롭 FF가 세트되어 AND 회로 G1을 통해 내부 이네이블 신호 IWE를 발생시킨다. 이 경우에, 트랜지스터 Q3은 도전상태에 유지되므로, 노드 N1의 전위는 인버터들 INV1과 INV2의 동작을 안정되게 유지시킨다. 반대로, 전원이 OFF되면 전원전압 Vcc는 감소된다. 결과적으로 노드 N1의 전위가 인버터 INV1의 트립점보다 낮게되면 노드 N2의 전위도 감소된다.
그러므로, 제2도의 회로에서는, 전원전압 Vcc가 3.5V등의 소정값이 되는 경우에 맞도록 인버터 INV1의 트립점을 설계할때 우수한 Vcc감지회로 기능을 나타낸다.
제2도의 회로에서, Q1내지 Q3과 같은 초단은 잡음에 대해 내성을 갖는 공핍형 트랜지스터들로 구성되기 때문에, 각 소자의 변동에 의해 영향을 받지 않는다. 그러나, 인버터 INV1은 노드 N1의 전위와 전원전압간의 차가 일정값에 도달할때만 동작되기 때문에, 인버터 INV1을 효과적으로 동작시키기 위해서는 상술한 전압 분배기가 반드시 필요하다. 그러므로, 전원이 IN중에 있을때, 항상 전압분배기(Q1과 Q2)를 통해 전류가 흐르므로 전력소모가 커지는 문제점이 발생된다.
제2도의 회로에서의 전력소비 문제점을 해결하기 위한 또 다른 제안된 기입/소거동작 방지회로를 나타내는 제3도에서는 제2도의 소자들에 큼프리멘타리 MOS(CMOS)인버터 INV3, P-채널 MOS 트랜지스터 Q8, 그리고 N-채널 MOS 트랜지스터 Q9가 추가되었으며, 인버터들 INVl과 INV2도 역시 CMOS 형이다. 기입 이네이블 신호 WE의 반전신호
Figure kpo00007
는 트랜지스터들 Q8과 Q9의 게이트들에 입력되며 그 결과로서 전원이 ON된 후라도, 신호
Figure kpo00008
가 고레벨(비기입/소거모드)에 있으면, 트랜지스터 Q8는 OFF되는 한편 트랜지스터 Q9은 ON된다. 결과적으로, Vcc감지회로 SC를 통해 전류가 흐르지 않는다. 즉, 신호
Figure kpo00009
가 저레벨(기입/소거모드)에 있을때만 Vcc감지회로 SC가 동작된다.
또한 제3도의 회로에서는 Vcc감지회로 SC가 전원전압 Vcc와 기입 이네이블신호 WE의 반전신호
Figure kpo00010
에 의해 제어되기 때문에, 그의 구성과 동작이 복잡해진다. 또한, 제2도뿐만 아니라 제3도의 회로에서는 전원이 ON/OFF될때 히스테리시스 현상이 발생한다. 그러나 노드 N2의 전위가 트랜지스터 Q3의 베이스로 궤환되기 때문에 이러한 히스테리시스현상을 피할 수 없다. 히스테리시스 현상을 감소시키기 위해, 궤환 트랜지스터 Q3의 사이즈를 줄일 수도 있다. 그러나, 이 경우에, 전원의 상승시간은 밀리초 정도인데 반해 인버터들의 동작 속도는 나노초 정도이기 때문에, Vcc감지회로 SC는 전원 전압 Vcc가 상승할 때 발진하게 되므로 내부 회로들이 오동작하게 된다.
본 발명에 의한 오기입/소거동작 방지회로의 일실시예를 나타내는 제4도에서, N-채널 고양형 트랜지스터 Q11과 N-채널 공핍형 트랜지스터 Q12는 Vcc감지회로 SC를 형성하도록 전원단자들로 명칭되는 Vcc와 GND 사이에서 직렬로 연결된다. 즉, 트랜지스터 Q11은 전원 Vcc에 연결된 드레인, 기입 이네이블 신호WE를 수신하기 위한 베이스, 그리고 노드 N3에 연결되는 소오스를 갖고 있다. 또한 트랜지스터 Q12는 노드 N3에 연결되는 드레인과 전원 GND와 소오스에 연결된 게이트를 갖고 있다.
노드 N3에는 두 횡결합된 NOR 회로들 G2와 G3에 의해 형성된 플립플롭 FF가 연결된다. 이 경우에, NOR 회로 G2와 G3는 공지된 CMOS 트랜지스터들로 구성된다.
제6도를 참조하여 제4도의 전원전압 Vcc, 노드 N3의 전위 및 플립플롭 FF의 트립점에 대하여 아래에 설명한다.
만일 신호 WE의 전위가 전원전압 Vcc와 동일하면 노드 N3의 전위는 Vcc-Vth가 된다.
여기서 Vth는 토랜지스터 Q11의 임계전압이다. 한편 트립점은 Vcc.α이다.
여기서 α는 NOR 회로 G2를 형성하는 P-채널 트랜지스터와 N-채널 트랜지스터의 도통에 의해 결정되는 상수이다.
제6도에서 라인 N3는 트랜지스터 Q11과 NOR 회로 G2의 파라메터를 쉽게 조정해줌으로써 Vcc1과 Vcc2간에서 트립점과 교차될 수 있다.
제4도의 회로의 동작을 제5 및 6도를 참조하여 설명한다. 전원전압 Vcc가 시간 t0에서부터 상승하면 기입 이네이블 신호 WE와 그의 반전신호
Figure kpo00011
도 또한 상승한다. 그러나 이 신호들은 그들이 내부 신호들이기때문에 전원전압 Vcc를 초과할 수 없다.
시간 t1에서, 기입 이네이블 신호 WE가 잡음등으로 인해 상승하여 트랜지스터 Q11이 ON되면 노드 N3의 전위 또는 점선으로 나티낸 바와 같이 상승하긴 하지만 이 경우에 이 노드 N3의 전위는 제5도에 보인 바와 같이 시간 t2에서 전원전압 Vcc(=Vcc1)에 의존하는 플립플롭 FF의 트립점 Vtp1을 초과할 수 없다.
위와 반대로, 시간 t3에서 기입 이네이블 신호 WE가 상승하여, 트랜지스터 Q11이 ON되면 노드 N3의 전위가 상승하며, 이 경우에 이 노드 N3의 전위는 제6도에 보인 바와 같이 Vcc가 Vcc2인 플립플롭 FF의 트립점 Vtp2를 초과한다.
따라서, 만일 CMOS 플립플롭 FF의 트립점 특성들을 적당히 조정하면, 플립플롭 FF는 전원전압 Vcc가 예를 들어 두 레벨들 Vcc1과 Vcc2사이에 있는 레벨에 도달하기 전에는 세트되지 않는다. 그러므로, 전원전압 Vcc가 비교적 낮을때 잡음으로 인해 발생되는 오기입/소거동작이 방지될 수 있다.
노드 N3의 전위가 일단 5 내지 6나노초 동안 상술한 레벨에 도달하면, 플립플롭 FF는 어떤 종류의 잡음에 의해서라도 반전될 수 없다. 또한 제4도의 회로에서는, 전원이 ON/OFF될때 히스테리시스 현상이 발생하지 않는다.
또한, 만일 트리거 펄스 WE'가 기입 이네이블 신호 WE 대신 사용될 경우, 아주 짧은 시간 기간 동안만 Vcc감지회로 SC를 통해 전류가 흐른다. 그러한 트리거 펄스 WE'는 제7도에 보인 바와 같이 트리거 회로 19에 의해 발생될 수 있다. 제7도에서, INV4는 CMOS 인버터를 나타내며, R은 저항, C는 캐패시터 및 G4는 CMOS NOR 회로를 나타낸다.
상술한 바와 같이, 본 발명의 오기입/소거동작 방지회로는 제안된 회로에 비해 장점을 갖고 있는데, 그 장점은 구성이 간단하고, 전원이 ON 및 OFF일때 히스테리시스 현상이 발생하지 않으며, 또한 전원전압 Vcc가 소정의 전압에 도달하기 전에는 회로가 동작하지 않으므로, 회로의 동작이 잡음에 의해 영향을 받지 않는다. 또한 전류차단 트랜지스터 Q11의 제어신호는 트리거 펄스일 수 있기 때문에, Vcc감지회로의 트랜지스터들을 통해 과도전류 만이 흐르므로 아주 낮은 전력소비 회로를 실현시키는 것이 가능하다.

Claims (5)

  1. 제1전원단자 수단(Vcc)과, 제2전원단자 수단(GND)과, 기입 이네이블 신호(WE)를 수신하기 위한 단자와, 상기 제1전원 단자 수단의 전위가 소정값보다 더 클때만 실제 기입동작을 하도록 상기 기입 이네이볼 신호를 수신하고 또한 내부 기입 이네이블신호(IWE)를 발생시키기 위해, 상기 제1 및 제2전원 단자수단과 상기 단자에 연결되는 오기입 동작 방지회로(16")와, 그리고 상기 내부 기입 이네이블신호를 수신후 상기 회로를 리세트시키기 위해 상기 오기입 동작 방지회로에 연결되는 수단을 포함하되, 상기 오기입 동작방지회로(16")는: 상기 제1전원단자 수단에 연결된 드레인, 상기 기입 이네이블 신호를 수신하기 위한 게이트 및 소오스를 갖는 고양형 MOS 트랜지스터(Q11)와, 상기 고양형 MOS 트랜지스터의 소오스에 연결된 드레인, 그의 소오스와 상기 제2전원단자 수단에 연결된 게이트를 갖는 공핍형 MOS 트랜지스터(Q12)와, 그리고 상기 공핍형 MOS 트랜지스터의 드레인에 연결된 세트단자, 상기 리세팅 수단으로부터 출력신호를 수신하기 위한 리세트단자 및 상기 내부 기입 이네이블 신호를 발생시키기 위한 출력을 갖는 플립플릅(FF)를 포함하는 것이 특징인 오기입 동작 방지기능을 갖는 반도체 메모리 장치.
  2. 제1항에서, 상기 플립플롭은 횡결합된 CMOS NOR 회로들(G2, G3)을 포함하는 것이 특징인 오기입동작 방지기능을 갖는 반도체 메모리 장치.
  3. 제1항에서, 상기 단자와 상기 오기입 동작 방지회로간에 연결되는 트리거 회로(17)를, 더 포함하는 것이 특징인 오기입 동작 방지기능을 갖는 반도체 메모리 장치.
  4. 제1항에서, 상기 기입 이네이블 신호를 발생시키기 위해 상기 단자에 연결되는 기입 이네이블 신호발생회로(14, 15)를 더 포함하는 것이 특징인 오기입 동작 방지기능을 갖는 반도체 메모리 장치.
  5. 제1항에서, 상기 리세팅 수단은 상기 내부 기입 이네이블 신호를 수신후 예정된 시간 기간이 되었을때 상기 기입동작 방지회로를 리세팅시키기 위한 타이머(18)를 포함하는 것이 특징인 오기입 동작 방지기능을 갖는 반도체 메모리 장치.
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