JPH06202762A - ライトデータ保護機能付きリセット信号発生回路 - Google Patents
ライトデータ保護機能付きリセット信号発生回路Info
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- JPH06202762A JPH06202762A JP4316292A JP31629292A JPH06202762A JP H06202762 A JPH06202762 A JP H06202762A JP 4316292 A JP4316292 A JP 4316292A JP 31629292 A JP31629292 A JP 31629292A JP H06202762 A JPH06202762 A JP H06202762A
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- Japan
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- reset signal
- cpu
- signal
- reset
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
〔目的〕 外部クロック信号に基づきＣＰＵへのリセッ
ト信号を発生するリセット信号発生回路において、書込
み中のライトデータが不正になることや消失することを
回避する。 〔構成〕 ＣＰＵのデータの書込み期間内は、外部リセ
ット信号（ＲＳＴ）に基づくＣＰＵへのリセット信号
（ＲＥＳＥＴ）の発生を禁止する手段（１４）を備え、
好適な実施例によれば、ＣＰＵへのリセット信号の発生
時点まで外部リセット信号を保持する手段（１５）を備
える。
ト信号を発生するリセット信号発生回路において、書込
み中のライトデータが不正になることや消失することを
回避する。 〔構成〕 ＣＰＵのデータの書込み期間内は、外部リセ
ット信号（ＲＳＴ）に基づくＣＰＵへのリセット信号
（ＲＥＳＥＴ）の発生を禁止する手段（１４）を備え、
好適な実施例によれば、ＣＰＵへのリセット信号の発生
時点まで外部リセット信号を保持する手段（１５）を備
える。
Description
【０００１】
【産業上の利用分野】本発明は、各種のディジタル制御
装置の中核として利用されるＣＰＵに供給するリセット
信号の発生回路に関するものであり、特に、ライトデー
タ保護機能を備えたリセット信号発生回路に関するもの
である。
装置の中核として利用されるＣＰＵに供給するリセット
信号の発生回路に関するものであり、特に、ライトデー
タ保護機能を備えたリセット信号発生回路に関するもの
である。
【０００２】
【従来の技術】各種のディジタル制御装置の中核として
使用されるＣＰＵでは、電源投入時や動作中の障害発生
時などにその状態を初期状態に設定するためのリセット
信号が使用されている。このリセット信号を受けたＣＰ
Ｕでは内蔵の各種のレジスタやプログラムカウンタなど
にオルーゼロやその他の初期値に設定されると共に、Ｃ
ＰＵの動作が停止される。この種のリセット信号として
は、電源投入時や異常発生時などにＣＰＵ内で自動的に
発生される内部リセット信号と、外部ハードウエアやユ
ーザなどがＣＰＵ外部から初期状態への移行を指令する
場合などに使用される外部リセット信号がある。
使用されるＣＰＵでは、電源投入時や動作中の障害発生
時などにその状態を初期状態に設定するためのリセット
信号が使用されている。このリセット信号を受けたＣＰ
Ｕでは内蔵の各種のレジスタやプログラムカウンタなど
にオルーゼロやその他の初期値に設定されると共に、Ｃ
ＰＵの動作が停止される。この種のリセット信号として
は、電源投入時や異常発生時などにＣＰＵ内で自動的に
発生される内部リセット信号と、外部ハードウエアやユ
ーザなどがＣＰＵ外部から初期状態への移行を指令する
場合などに使用される外部リセット信号がある。
【０００３】従来、上記外部リセット信号に基づきＣＰ
Ｕに対するリセット信号を発生するリセット信号発生回
路は、図４に示すように、外部リセット信号ＲＳＴを受
ける入力端子（リセットピン）４１と、この外部リセッ
ト信号ＲＳＴをシステムクロスＣＬＫに同期して保持す
るＤフリップフロップ４２と、このＤフリップフロップ
４２に保持されたリセット信号ＤＲＳＴから図示しない
ＣＰＵに対する所定波形のリセット信号ＲＥＳＥＴを発
生するリセット論理回路４３とから構成されている。た
だし、本明細書中ではその作成に使用するワードプロセ
ッサの機能の制約上、外部リセット信号ＲＳＴなどに付
加すべき上線が省略されている。
Ｕに対するリセット信号を発生するリセット信号発生回
路は、図４に示すように、外部リセット信号ＲＳＴを受
ける入力端子（リセットピン）４１と、この外部リセッ
ト信号ＲＳＴをシステムクロスＣＬＫに同期して保持す
るＤフリップフロップ４２と、このＤフリップフロップ
４２に保持されたリセット信号ＤＲＳＴから図示しない
ＣＰＵに対する所定波形のリセット信号ＲＥＳＥＴを発
生するリセット論理回路４３とから構成されている。た
だし、本明細書中ではその作成に使用するワードプロセ
ッサの機能の制約上、外部リセット信号ＲＳＴなどに付
加すべき上線が省略されている。
【０００４】
【発明が解決しようとする課題】図４に示した従来のリ
セット信号発生回路では、外部リセット信号がシステム
クロック信号に同期して直ちにリセット論理回路に入力
され、ＣＰＵに対するリセット信号ＲＥＳＥＴが発生す
る。このため、ＣＰＵがデータの書込み（ライト）中に
外部リセット信号が入力されると、このＣＰＵのライト
動作が中断され、ダブルライトデータの後半の１バイト
が書込まれないことなどから不正なデータの書込みが発
生したり、ＣＰＵからＲＡＭなどに退避中の一部のデー
タが消失したりする。この結果、データバックアップを
必要とするアプリケーションでは、そのようなデータの
不正や消失の発生に伴い以後の処理に誤りが生ずるとい
う問題がある。
セット信号発生回路では、外部リセット信号がシステム
クロック信号に同期して直ちにリセット論理回路に入力
され、ＣＰＵに対するリセット信号ＲＥＳＥＴが発生す
る。このため、ＣＰＵがデータの書込み（ライト）中に
外部リセット信号が入力されると、このＣＰＵのライト
動作が中断され、ダブルライトデータの後半の１バイト
が書込まれないことなどから不正なデータの書込みが発
生したり、ＣＰＵからＲＡＭなどに退避中の一部のデー
タが消失したりする。この結果、データバックアップを
必要とするアプリケーションでは、そのようなデータの
不正や消失の発生に伴い以後の処理に誤りが生ずるとい
う問題がある。
【０００５】
【課題を解決するための手段】上記従来技術の問題点を
解決する本発明のライトデータ保護機能付きリセット信
号発生回路は、ＣＰＵのデータ書込み期間内は外部リセ
ット信号に基づくＣＰＵへのリセット信号の発生を禁止
する手段を備え、更に望ましくは、外部リセット信号を
ＣＰＵへのリセット信号の発生時点まで保持する手段も
備えている。
解決する本発明のライトデータ保護機能付きリセット信
号発生回路は、ＣＰＵのデータ書込み期間内は外部リセ
ット信号に基づくＣＰＵへのリセット信号の発生を禁止
する手段を備え、更に望ましくは、外部リセット信号を
ＣＰＵへのリセット信号の発生時点まで保持する手段も
備えている。
【０００６】
【作用】一般に、ＣＰＵからは、データの書込中である
ことや読出し中であることをＲＡＭの制御部や、入出力
ポートなどの周辺装置に通知するためのライト信号
（Ｗ）が出力される。このライト信号で外部リセット信
号がマスクされることなどにより、ＣＰＵによるデータ
の書込み期間内はＣＰＵに対するリセット信号の発生が
禁止される。この結果、書込み動作の中断に伴う不正な
データの発生や消失が有効に回避される。
ことや読出し中であることをＲＡＭの制御部や、入出力
ポートなどの周辺装置に通知するためのライト信号
（Ｗ）が出力される。このライト信号で外部リセット信
号がマスクされることなどにより、ＣＰＵによるデータ
の書込み期間内はＣＰＵに対するリセット信号の発生が
禁止される。この結果、書込み動作の中断に伴う不正な
データの発生や消失が有効に回避される。
【０００７】
【実施例】図１は、本発明の一実施例のライトデータ保
護機能付きリセット信号発生回路の構成を示す回路図で
あり、１１は外部リセット信号の入力端子（リセットピ
ン）、１２はＤフリップフロップ、１３はリセット論理
回路、１４は２入力アンドゲートである。
護機能付きリセット信号発生回路の構成を示す回路図で
あり、１１は外部リセット信号の入力端子（リセットピ
ン）、１２はＤフリップフロップ、１３はリセット論理
回路、１４は２入力アンドゲートである。
【０００８】Ｄフリップフロップ１２のＤ入力端子に
は、入力端子１１を経て外部リセット信号ＲＳＴが供給
される。２入力アンドゲート１４の一方の入力端子には
システムクロック信号ＣＬＫが供給され、他方の入力端
子には図示しないＣＰＵからリード／ライト信号Ｒ／Ｗ
が供給される。２入力アンドゲート１４から出力れるク
ロック信号ＣＫは、Ｄフリップフロップ１２のクロック
入力端子Ｃに供給され、このＤフリップフロップ１２か
ら出力される遅延された外部リセット信号ＤＲＳＴがリ
セット論理回路１３に供給される。このリセット論理回
路１３は、遅延された外部リセット信号ＤＲＳＴを受け
てＣＰＵに供給する所定のレベルと幅のリセット信号Ｒ
ＥＳＥＴ信号を発生するための回路であり、外部リセッ
ト信号の系統に専用の回路であってもよいし、内部リセ
ット信号の系統と共通化されていてもよい。
は、入力端子１１を経て外部リセット信号ＲＳＴが供給
される。２入力アンドゲート１４の一方の入力端子には
システムクロック信号ＣＬＫが供給され、他方の入力端
子には図示しないＣＰＵからリード／ライト信号Ｒ／Ｗ
が供給される。２入力アンドゲート１４から出力れるク
ロック信号ＣＫは、Ｄフリップフロップ１２のクロック
入力端子Ｃに供給され、このＤフリップフロップ１２か
ら出力される遅延された外部リセット信号ＤＲＳＴがリ
セット論理回路１３に供給される。このリセット論理回
路１３は、遅延された外部リセット信号ＤＲＳＴを受け
てＣＰＵに供給する所定のレベルと幅のリセット信号Ｒ
ＥＳＥＴ信号を発生するための回路であり、外部リセッ
ト信号の系統に専用の回路であってもよいし、内部リセ
ット信号の系統と共通化されていてもよい。
【０００９】図３の波形図に例示するように、ＣＰＵに
よるデータの書込み動作の開始に伴いリード／ライト信
号Ｒ／Ｗがロー状態に立下がると、２入力アンドゲート
１２からのクロック信号ＣＫの出力が禁止され、この間
に外部リセット信号ＲＳＴがロ状態ーに立下がっても、
このロー信号はＤフリップフロップ１２には保持されな
い。このため、このＤフリップフロップ１２から出力さ
れる遅延された外部リセット信号ＤＲＳＴはハイ状態に
保たれ、リセット論理回路１３からはＣＰＵに対するハ
イ状態のリセット信号ＲＥＳＥＴが出力されない。この
期間内は、図３の最下段の書込みデータによって例示す
るように、ＣＰＵによるデータの書込みが行われる。な
お、このＣＰＵによるデータの書込み動作として、多数
のデータが連続的にＲＡＭに書込まれる退避動作が例示
されている。
よるデータの書込み動作の開始に伴いリード／ライト信
号Ｒ／Ｗがロー状態に立下がると、２入力アンドゲート
１２からのクロック信号ＣＫの出力が禁止され、この間
に外部リセット信号ＲＳＴがロ状態ーに立下がっても、
このロー信号はＤフリップフロップ１２には保持されな
い。このため、このＤフリップフロップ１２から出力さ
れる遅延された外部リセット信号ＤＲＳＴはハイ状態に
保たれ、リセット論理回路１３からはＣＰＵに対するハ
イ状態のリセット信号ＲＥＳＥＴが出力されない。この
期間内は、図３の最下段の書込みデータによって例示す
るように、ＣＰＵによるデータの書込みが行われる。な
お、このＣＰＵによるデータの書込み動作として、多数
のデータが連続的にＲＡＭに書込まれる退避動作が例示
されている。
【００１０】このＣＰＵによるデータの書込みの終了に
伴いリード／ライト信号Ｒ／Ｗがハイ状態に復帰する
と、２入力アンドゲート１４からのクロック信号ＣＫの
出力が再開され、この先頭のクロック信号ＣＫの立上が
りに同期して、既にローに立下がっている外部リセット
信号ＲＳＴがＤフリップフロップ１２には保持される。
このため、このＤフリップフロップ１２から出力される
遅延された外部リセット信号ＤＲＳＴがロー状態に立下
がり、これを受けたリセット論理回路１３から、所定期
間にたってハイ状態に立上がるリセット信号ＲＥＳＥＴ
がＣＰＵに供給され、これを受けたＣＰＵではリセット
が行われる。
伴いリード／ライト信号Ｒ／Ｗがハイ状態に復帰する
と、２入力アンドゲート１４からのクロック信号ＣＫの
出力が再開され、この先頭のクロック信号ＣＫの立上が
りに同期して、既にローに立下がっている外部リセット
信号ＲＳＴがＤフリップフロップ１２には保持される。
このため、このＤフリップフロップ１２から出力される
遅延された外部リセット信号ＤＲＳＴがロー状態に立下
がり、これを受けたリセット論理回路１３から、所定期
間にたってハイ状態に立上がるリセット信号ＲＥＳＥＴ
がＣＰＵに供給され、これを受けたＣＰＵではリセット
が行われる。
【００１１】図２は、本発明の他の実施例のライトデー
タ保護機能付きリセット信号発生回路の構成を示す回路
図である。本図中、図１と同一の参照符号を付した構成
要素は、図１に関して既に説明した対応の構成要素と同
一のものであり、これらについては重複する説明を省略
する。この実施例のリセット信号発生回路は、入力端子
１１に供給される外部リセット信号ＲＳＴをＣＰＵへの
リセット信号ＲＥＳＥＴ信号の発生時点まで保持するＲ
Ｓフリップフロップ１５と、このＲＳフリップフロップ
１５による外部リセット信号ＲＳＴの保持状態を解除す
るための２入力ナンドゲート１６とを備えている。
タ保護機能付きリセット信号発生回路の構成を示す回路
図である。本図中、図１と同一の参照符号を付した構成
要素は、図１に関して既に説明した対応の構成要素と同
一のものであり、これらについては重複する説明を省略
する。この実施例のリセット信号発生回路は、入力端子
１１に供給される外部リセット信号ＲＳＴをＣＰＵへの
リセット信号ＲＥＳＥＴ信号の発生時点まで保持するＲ
Ｓフリップフロップ１５と、このＲＳフリップフロップ
１５による外部リセット信号ＲＳＴの保持状態を解除す
るための２入力ナンドゲート１６とを備えている。
【００１２】外部リセット信号ＲＳＴのロー状態への立
下がりによってＲＳフリップフロップ１５がリセットさ
れ、その出力ＨＲＳＴがロー状態に立下げられる。ＲＳ
フリップフロップ１５が一旦リセットされたのちは、外
部リセット信号ＲＳＴがハイ状態に復帰しても、２入力
ナンドゲート１６の一方の入力端子に供給されるリセッ
ト信号ＲＥＳＥＴがハイ状態に立上がらない限り、ＲＳ
フリップフロップ１５がリセット状態を保持する。この
ため、図３に示すように、ＣＰＵがＲＡＭへのデータの
退避動作を比較的長期間にわたって実行する場合におい
て、この期間内にわたって外部リセット信号ＲＳＴがロ
ー状態を保つという保証がない時にも、データの退避動
作の終了に伴いアンドゲート１４からクロック信号ＣＫ
が出力されるまで、Ｄフリップフロップ１２のＤ入力端
子にはロー信号ＨＲＳＴが供給され続ける。
下がりによってＲＳフリップフロップ１５がリセットさ
れ、その出力ＨＲＳＴがロー状態に立下げられる。ＲＳ
フリップフロップ１５が一旦リセットされたのちは、外
部リセット信号ＲＳＴがハイ状態に復帰しても、２入力
ナンドゲート１６の一方の入力端子に供給されるリセッ
ト信号ＲＥＳＥＴがハイ状態に立上がらない限り、ＲＳ
フリップフロップ１５がリセット状態を保持する。この
ため、図３に示すように、ＣＰＵがＲＡＭへのデータの
退避動作を比較的長期間にわたって実行する場合におい
て、この期間内にわたって外部リセット信号ＲＳＴがロ
ー状態を保つという保証がない時にも、データの退避動
作の終了に伴いアンドゲート１４からクロック信号ＣＫ
が出力されるまで、Ｄフリップフロップ１２のＤ入力端
子にはロー信号ＨＲＳＴが供給され続ける。
【００１３】この結果、ＣＰＵによる一連のデータ書込
みの終了後にＤフリップフロップ１２が確実にロー状態
に反転され、ＣＰＵに対するハイ状態のリセット信号Ｒ
ＥＳＥＴの発生が確実に行われる。なお、ＣＰＵに対す
るリセット信号ＲＥＳＥＴがハイ状態に立上がりると共
に外部リセット信号ＲＳＴがハイ状態に復帰すると、ナ
ンドゲート１６の出力がロー状態に立下がってＲＳフリ
ップフロップ１５がセットされ、ＲＳフリップフロップ
１５が初期状態（ハイ状態）に復帰する。
みの終了後にＤフリップフロップ１２が確実にロー状態
に反転され、ＣＰＵに対するハイ状態のリセット信号Ｒ
ＥＳＥＴの発生が確実に行われる。なお、ＣＰＵに対す
るリセット信号ＲＥＳＥＴがハイ状態に立上がりると共
に外部リセット信号ＲＳＴがハイ状態に復帰すると、ナ
ンドゲート１６の出力がロー状態に立下がってＲＳフリ
ップフロップ１５がセットされ、ＲＳフリップフロップ
１５が初期状態（ハイ状態）に復帰する。
【００１４】このように、ＲＳフリップフロップ１５に
よる外部リセット信号の保持手段を付加することによ
り、外部リセット信号のロー状態の保持時間に関し何ら
の条件を設けることなくＣＰＵへのリセット信号を確実
に発生させることができる。また、このような外部リセ
ット信号の保持手段を付加することにより、外部リセッ
ト信号の入力機構のチャタリングなどに伴う誤動作も回
避できる。
よる外部リセット信号の保持手段を付加することによ
り、外部リセット信号のロー状態の保持時間に関し何ら
の条件を設けることなくＣＰＵへのリセット信号を確実
に発生させることができる。また、このような外部リセ
ット信号の保持手段を付加することにより、外部リセッ
ト信号の入力機構のチャタリングなどに伴う誤動作も回
避できる。
【００１５】以上、リード／ライト信号Ｒ／Ｗによって
システムクロック信号をゲートする構成を例示したが、
リード信号（Ｒ）とライト信号（Ｗ）が別個の信号にな
っている場合には、この別個のライト信号（Ｗ）によっ
てシステムクロック信号をゲートする構成とすればよ
い。
システムクロック信号をゲートする構成を例示したが、
リード信号（Ｒ）とライト信号（Ｗ）が別個の信号にな
っている場合には、この別個のライト信号（Ｗ）によっ
てシステムクロック信号をゲートする構成とすればよ
い。
【００１６】
【発明の効果】以上詳細に説明したように、本発明のリ
セット信号発生回路は、ＣＰＵのデータ書込み期間内は
外部リセット信号に基づくＣＰＵへのリセット信号の発
生を禁止する手段を備えているので、ＣＰＵのデータ書
込み動作の中断によって書込み中のライトデータが不正
になったり、消失したりすることがなくなり、ライトデ
ータの保護が確実に行われるという効果が奏される。
セット信号発生回路は、ＣＰＵのデータ書込み期間内は
外部リセット信号に基づくＣＰＵへのリセット信号の発
生を禁止する手段を備えているので、ＣＰＵのデータ書
込み動作の中断によって書込み中のライトデータが不正
になったり、消失したりすることがなくなり、ライトデ
ータの保護が確実に行われるという効果が奏される。
【００１７】また、外部リセット信号をＣＰＵへのリセ
ット信号の発生時点まで保持する手段を付加するという
本発明の実施例によれば、外部リセット信号の保持時間
に対する制約が不要になると共に、外部リセット信号の
入力機構のチャタリングなどによる誤動作が有効に防止
されるという利点がある。
ット信号の発生時点まで保持する手段を付加するという
本発明の実施例によれば、外部リセット信号の保持時間
に対する制約が不要になると共に、外部リセット信号の
入力機構のチャタリングなどによる誤動作が有効に防止
されるという利点がある。
【図１】本発明の一実施例のライトデータ保護機能付き
リセット信号発生回路の構成を示す回路図である。
リセット信号発生回路の構成を示す回路図である。
【図２】本発明の他の実施例のライトデータ保護機能付
きリセット信号発生回路の構成を示す回路図である。
きリセット信号発生回路の構成を示す回路図である。
【図３】図１と図２の回路の動作を説明するための波形
図である。
図である。
１１ 外部リセット信号ＲＳＴの入力端子（ピン） １２ Ｄフリップフロップ １３ リセット論理回路 １４ ２入力アンドゲート １５ 外部リセット信号を保持するＲＳフリップフロ
ップ １６ ２入力ナンドゲート CLK システムクロック RS 外部リセット信号 RESET ＣＰＵへのリセット信号
ップ １６ ２入力ナンドゲート CLK システムクロック RS 外部リセット信号 RESET ＣＰＵへのリセット信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月１３日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】追加
【補正内容】
【図４】図４は、従来のリセット信号発生回路の構成を
示す回路図である。
示す回路図である。
Claims (2)
- 【請求項１】外部クロック信号に基づきＣＰＵへのリセ
ット信号を発生するリセット信号発生回路において、 前記ＣＰＵのデータ書込み期間内は、前記外部リセット
信号に基づくＣＰＵへのリセット信号の発生を禁止する
手段を備えたことを特徴とするライトデータ保護機能付
きリセット信号発生回路。 - 【請求項２】前記外部リセット信号を前記ＣＰＵへのリ
セット信号の発生時点まで保持する手段を備えたことを
特徴とする請求項１記載のライトデータ保護機能付きリ
セット信号発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316292A JPH06202762A (ja) | 1992-10-30 | 1992-10-30 | ライトデータ保護機能付きリセット信号発生回路 |
| US08/131,818 US5457660A (en) | 1992-10-30 | 1993-10-05 | Reset signal generation circuit having a function for protecting write data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316292A JPH06202762A (ja) | 1992-10-30 | 1992-10-30 | ライトデータ保護機能付きリセット信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202762A true JPH06202762A (ja) | 1994-07-22 |
Family
ID=18075491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316292A Pending JPH06202762A (ja) | 1992-10-30 | 1992-10-30 | ライトデータ保護機能付きリセット信号発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5457660A (ja) |
| JP (1) | JPH06202762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH1063581A (ja) * | 1996-08-26 | 1998-03-06 | Nec Corp | メモリ書き込み制御回路 |
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| EP1615106A1 (en) * | 2004-07-05 | 2006-01-11 | STMicroelectronics Limited | Reset in a system-on-chip circuit |
| CN100454215C (zh) * | 2005-10-28 | 2009-01-21 | 鸿富锦精密工业（深圳）有限公司 | 计算机系统复位电路 |
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Also Published As
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