JPH10190413A - 発振停止検出回路 - Google Patents
発振停止検出回路Info
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- JPH10190413A JPH10190413A JP8344887A JP34488796A JPH10190413A JP H10190413 A JPH10190413 A JP H10190413A JP 8344887 A JP8344887 A JP 8344887A JP 34488796 A JP34488796 A JP 34488796A JP H10190413 A JPH10190413 A JP H10190413A
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Abstract
(57)【要約】
【課題】 検出対象外クロックパルスを必要としないと
共に、極めて小規模の回路で構成可能な発振停止検出回
路を提供すること。 【解決手段】 発振器１０の出力信号を波形整形するバ
ッファ１１と、波形整形されたバッファ出力信号の反転
信号を出力するインバータ１２と、該インバータ出力を
遅延させる遅延回路１３と、上記バッファ出力信号と上
記遅延回路出力信号とを入力とする排他的論理和回路１
４と、該排他的論理和回路出力信号を入力とする積分回
路１５と、該積分回路の出力電圧を入力とし、そのレベ
ルが所定の比較電圧より高いか低いかの判定を行う比較
器１６とを備え、該比較器の入力が上記所定比較電圧よ
り高いレベルに保持されたことにより、上記発振器の発
振が停止したことを検出する。
共に、極めて小規模の回路で構成可能な発振停止検出回
路を提供すること。 【解決手段】 発振器１０の出力信号を波形整形するバ
ッファ１１と、波形整形されたバッファ出力信号の反転
信号を出力するインバータ１２と、該インバータ出力を
遅延させる遅延回路１３と、上記バッファ出力信号と上
記遅延回路出力信号とを入力とする排他的論理和回路１
４と、該排他的論理和回路出力信号を入力とする積分回
路１５と、該積分回路の出力電圧を入力とし、そのレベ
ルが所定の比較電圧より高いか低いかの判定を行う比較
器１６とを備え、該比較器の入力が上記所定比較電圧よ
り高いレベルに保持されたことにより、上記発振器の発
振が停止したことを検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、装置を駆動し、又
は装置にデータを供給するためのクロックパルスを発生
する発振器の発振停止状態を検出する回路に関するもの
である。
は装置にデータを供給するためのクロックパルスを発生
する発振器の発振停止状態を検出する回路に関するもの
である。
【０００２】
【従来の技術】発振停止検出において、検出対象クロッ
クパルスとは無関係なクロックパルスが利用できる場合
には、数々の方法が報告されている。その一例として、
特開平５−１２２０３２号公報に示されるものがある。
しかしながら、世の中の装置に中には、検出対象クロッ
クパルスとは無関係なクロックパルスが利用できないも
のが多く存在する。また、その検出対象クロックパルス
とは無関係なクロックパルスが常に正常発振していると
は限らない状況が多々考えられる。特開平５−１２２０
３２号公報に示されるような手法は、検出対象クロック
パルスとは無関係なクロックパルスには絶対に発振停止
が起こらないことが前提となる。
クパルスとは無関係なクロックパルスが利用できる場合
には、数々の方法が報告されている。その一例として、
特開平５−１２２０３２号公報に示されるものがある。
しかしながら、世の中の装置に中には、検出対象クロッ
クパルスとは無関係なクロックパルスが利用できないも
のが多く存在する。また、その検出対象クロックパルス
とは無関係なクロックパルスが常に正常発振していると
は限らない状況が多々考えられる。特開平５−１２２０
３２号公報に示されるような手法は、検出対象クロック
パルスとは無関係なクロックパルスには絶対に発振停止
が起こらないことが前提となる。
【０００３】上記の点に鑑み、検出対象クロックパルス
とは無関係なクロックパルスを必要としない発振停止検
出回路も、過去において提案されており、積分回路への
充電時間を管理する方法が種々報告されている。その一
例として、特開平２−２２０５１３号公報に示されるも
のがある。
とは無関係なクロックパルスを必要としない発振停止検
出回路も、過去において提案されており、積分回路への
充電時間を管理する方法が種々報告されている。その一
例として、特開平２−２２０５１３号公報に示されるも
のがある。
【０００４】
【発明が解決しようとする課題】前者の、検出対象クロ
ックパルスとは無関係なクロックパルス（検出対象外ク
ロックパルス）を利用するものにおいては、クロックが
複数種必要となり、システムのコスト高になるばかりで
なく、検出対象外クロックパルスが停止した場合は、そ
の働きが全く期待できなくなる問題が存在する。
ックパルスとは無関係なクロックパルス（検出対象外ク
ロックパルス）を利用するものにおいては、クロックが
複数種必要となり、システムのコスト高になるばかりで
なく、検出対象外クロックパルスが停止した場合は、そ
の働きが全く期待できなくなる問題が存在する。
【０００５】また、後者の，検出対象外クロックパルス
を必要としない発振停止検出回路では前記の問題は解決
されているが、過去の検出回路は、何れも、その回路規
模が大きくなってしまうという問題点を有していた。例
えば、上記特開平２−２２０５１３号公報の発振停止検
出回路は、積分比較回路を４個必要とする他に、２個の
遅延回路も必要としていた。
を必要としない発振停止検出回路では前記の問題は解決
されているが、過去の検出回路は、何れも、その回路規
模が大きくなってしまうという問題点を有していた。例
えば、上記特開平２−２２０５１３号公報の発振停止検
出回路は、積分比較回路を４個必要とする他に、２個の
遅延回路も必要としていた。
【０００６】本発明は、上記の技術課題を解決すべくな
されたものであり、検出対象外クロックパルスを必要と
しないと共に、極めて小規模の回路で構成可能な発振停
止検出回路を提供するものである。
されたものであり、検出対象外クロックパルスを必要と
しないと共に、極めて小規模の回路で構成可能な発振停
止検出回路を提供するものである。
【０００７】
【課題を解決するための手段】請求項１に係る本発明の
発振停止検出回路は、発振器の出力信号を波形整形する
バッファと、波形整形されたバッファ出力信号の反転信
号を出力するインバータと、該インバータ出力を遅延さ
せる遅延回路と、上記バッファ出力信号と上記遅延回路
出力信号とを入力とする排他的論理和回路と、該排他的
論理和回路出力信号を入力とする積分比較回路とを備え
たことを特徴とするものである。
発振停止検出回路は、発振器の出力信号を波形整形する
バッファと、波形整形されたバッファ出力信号の反転信
号を出力するインバータと、該インバータ出力を遅延さ
せる遅延回路と、上記バッファ出力信号と上記遅延回路
出力信号とを入力とする排他的論理和回路と、該排他的
論理和回路出力信号を入力とする積分比較回路とを備え
たことを特徴とするものである。
【０００８】請求項２に係る本発明の発振停止検出回路
は、発振器の出力信号を波形整形するバッファと、波形
整形されたバッファ出力信号の反転信号を出力するイン
バータと、該インバータ出力を遅延させる遅延回路と、
上記バッファ出力信号と上記遅延回路出力信号とを入力
とする排他的論理和回路と、該排他的論理和回路出力信
号を入力とする積分回路と、該積分回路の出力電圧を入
力とし、そのレベルが所定の比較電圧より高いか低いか
の判定を行う比較器とを備え、該比較器の入力が上記所
定の比較電圧より高いレベルに保持されたことにより、
上記発振器の発振が停止したことを検出することを特徴
とするものである。
は、発振器の出力信号を波形整形するバッファと、波形
整形されたバッファ出力信号の反転信号を出力するイン
バータと、該インバータ出力を遅延させる遅延回路と、
上記バッファ出力信号と上記遅延回路出力信号とを入力
とする排他的論理和回路と、該排他的論理和回路出力信
号を入力とする積分回路と、該積分回路の出力電圧を入
力とし、そのレベルが所定の比較電圧より高いか低いか
の判定を行う比較器とを備え、該比較器の入力が上記所
定の比較電圧より高いレベルに保持されたことにより、
上記発振器の発振が停止したことを検出することを特徴
とするものである。
【０００９】また、請求項３に係る本発明の発振停止検
出回路は、発振器の出力信号を波形整形するバッファ
と、波形整形されたバッファ出力信号の反転信号を出力
するインバータと、該インバータ出力を遅延させる遅延
回路と、上記バッファ出力信号と上記遅延回路出力信号
とを入力とする排他的論理和回路と、該排他的論理和回
路出力信号を入力とする２段ＣＭＯＳインバータ回路で
あって、後段インバータの電源側ＰチャネルＭＯＳトラ
ンジスタのオン抵抗は大きく、接地側ＮチャネルＭＯＳ
トランジスタのオン抵抗は小さく設定された第１の２段
ＣＭＯＳインバータ回路と、該第１の２段ＣＭＯＳイン
バータ回路の出力電圧を入力とする２段ＣＭＯＳインバ
ータ回路であって、前段インバータの反転電圧が所定の
比較電圧に設定された第２の２段ＣＭＯＳインバータ回
路とを備え、該第２の２段ＣＭＯＳインバータ回路の入
力が上記所定の比較電圧より高いレベルに保持されたこ
とにより、上記発振器の発振が停止したことを検出する
ことを特徴とするものである。
出回路は、発振器の出力信号を波形整形するバッファ
と、波形整形されたバッファ出力信号の反転信号を出力
するインバータと、該インバータ出力を遅延させる遅延
回路と、上記バッファ出力信号と上記遅延回路出力信号
とを入力とする排他的論理和回路と、該排他的論理和回
路出力信号を入力とする２段ＣＭＯＳインバータ回路で
あって、後段インバータの電源側ＰチャネルＭＯＳトラ
ンジスタのオン抵抗は大きく、接地側ＮチャネルＭＯＳ
トランジスタのオン抵抗は小さく設定された第１の２段
ＣＭＯＳインバータ回路と、該第１の２段ＣＭＯＳイン
バータ回路の出力電圧を入力とする２段ＣＭＯＳインバ
ータ回路であって、前段インバータの反転電圧が所定の
比較電圧に設定された第２の２段ＣＭＯＳインバータ回
路とを備え、該第２の２段ＣＭＯＳインバータ回路の入
力が上記所定の比較電圧より高いレベルに保持されたこ
とにより、上記発振器の発振が停止したことを検出する
ことを特徴とするものである。
【００１０】本発明の発振停止検出回路によれば、発振
が正常に行われていれば、積分回路の出力電圧が所定の
比較電圧まで達するまでに放電が開始され、その出力電
圧が比較電圧を超えることはない。一方、発振が停止す
ると、放電期間が全くなくなるため、積分回路の出力電
圧は比較電圧レベルを超えて電源電圧レベルに達し、比
較器により、発振停止が検出される。
が正常に行われていれば、積分回路の出力電圧が所定の
比較電圧まで達するまでに放電が開始され、その出力電
圧が比較電圧を超えることはない。一方、発振が停止す
ると、放電期間が全くなくなるため、積分回路の出力電
圧は比較電圧レベルを超えて電源電圧レベルに達し、比
較器により、発振停止が検出される。
【００１１】また、本発明の発振停止検出回路によれ
ば、発振が正常に行われていれば、第１の２段ＣＭＯＳ
インバータ回路の後段インバータの出力がＰチャネルＭ
ＯＳトランジスタによる充電により所定の比較電圧に達
する前にＮチャネルＭＯＳトランジスタによる放電が開
始され、該出力の電位が所定の比較電圧を超えることは
ない。一方、発振が停止すると、第１の２段ＣＭＯＳイ
ンバータ回路の後段インバータのＰチャネルＭＯＳトラ
ンジスタのみがオンとなるので、後段インバータの出力
電圧が所定の比較電圧を超えて電源電圧レベルに達し、
第２の２段ＣＭＯＳインバータ回路の前段インバータの
反転電圧を超えるため、該回路により発振停止が検出さ
れる。
ば、発振が正常に行われていれば、第１の２段ＣＭＯＳ
インバータ回路の後段インバータの出力がＰチャネルＭ
ＯＳトランジスタによる充電により所定の比較電圧に達
する前にＮチャネルＭＯＳトランジスタによる放電が開
始され、該出力の電位が所定の比較電圧を超えることは
ない。一方、発振が停止すると、第１の２段ＣＭＯＳイ
ンバータ回路の後段インバータのＰチャネルＭＯＳトラ
ンジスタのみがオンとなるので、後段インバータの出力
電圧が所定の比較電圧を超えて電源電圧レベルに達し、
第２の２段ＣＭＯＳインバータ回路の前段インバータの
反転電圧を超えるため、該回路により発振停止が検出さ
れる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】図１は、本発明の一実施形態である発振停
止検出回路の構成図である。
止検出回路の構成図である。
【００１４】本実施形態の発振停止検出回路は、発振器
１０の出力信号を波形整形するバッファ１１と、波形整
形されたバッファ出力信号の反転信号を出力するインバ
ータ１２と、該インバータ出力を遅延させる遅延回路１
３と、上記バッファ出力信号と上記遅延回路出力信号と
を入力とする排他的論理和回路１４と、該排他的論理和
回路出力信号を入力とする、抵抗Ｒと容量Ｃとから成る
積分回路１５と、該積分回路の出力電圧を入力とし、そ
のレベルが所定の比較電圧より高いか低いかの判定を行
う比較器１６とから構成される。
１０の出力信号を波形整形するバッファ１１と、波形整
形されたバッファ出力信号の反転信号を出力するインバ
ータ１２と、該インバータ出力を遅延させる遅延回路１
３と、上記バッファ出力信号と上記遅延回路出力信号と
を入力とする排他的論理和回路１４と、該排他的論理和
回路出力信号を入力とする、抵抗Ｒと容量Ｃとから成る
積分回路１５と、該積分回路の出力電圧を入力とし、そ
のレベルが所定の比較電圧より高いか低いかの判定を行
う比較器１６とから構成される。
【００１５】図２に、発振器１０が正常に発振している
正常発振時のａ点、ｂ点、ｃ点、ｄ点、ｅ点及び出力Ｏ
ＵＴのタイミングチャートを示す。
正常発振時のａ点、ｂ点、ｃ点、ｄ点、ｅ点及び出力Ｏ
ＵＴのタイミングチャートを示す。
【００１６】図３及び図４に、発振器１０の発振が停止
した時のａ点、ｂ点、ｃ点、ｄ点、ｅ点及び出力ＯＵＴ
のタイミングチャートを示す。
した時のａ点、ｂ点、ｃ点、ｄ点、ｅ点及び出力ＯＵＴ
のタイミングチャートを示す。
【００１７】発振器１０から出力された発振信号は、バ
ッファ１１にて波形整形されて矩形パルスとして後段に
伝達される。波形整形された矩形パルスは２つに分岐さ
れ、一方は反転論理信号を出力するインバータ１２に入
力され、更に遅延回路１３にて遅延させられる。分岐さ
れた他方は、前記遅延回路１３の出力信号と共に、２入
力排他的論理和回路１４に入力される。
ッファ１１にて波形整形されて矩形パルスとして後段に
伝達される。波形整形された矩形パルスは２つに分岐さ
れ、一方は反転論理信号を出力するインバータ１２に入
力され、更に遅延回路１３にて遅延させられる。分岐さ
れた他方は、前記遅延回路１３の出力信号と共に、２入
力排他的論理和回路１４に入力される。
【００１８】正常発振時の動作を図２を参照して説明す
る。
る。
【００１９】発振器１０から出力された発振信号は、バ
ッファ１１にて波形整形され、ａ点のタイミングチャー
トに示されるような矩形パルスとなる。矩形パルスは２
つに分岐され、一方は、インバータ１２を通ってｂ点の
タイミングチャートに示されるような波形となる。更
に、遅延回路１３にて遅延させられ、ｃ点のタイミング
チャートに示されるような波形となり、後段の排他的論
理和回路１４に入力される。分岐された他方の矩形パル
スは、そのまま排他的論理和回路１４に入力される。こ
れにより、排他的論理和回路１４の出力信号は、ｄ点の
タイミングチャートに示されるスパイク波形となる。排
他的論理和回路１４から出力されるスパイク波形を積分
回路１５に入力する。
ッファ１１にて波形整形され、ａ点のタイミングチャー
トに示されるような矩形パルスとなる。矩形パルスは２
つに分岐され、一方は、インバータ１２を通ってｂ点の
タイミングチャートに示されるような波形となる。更
に、遅延回路１３にて遅延させられ、ｃ点のタイミング
チャートに示されるような波形となり、後段の排他的論
理和回路１４に入力される。分岐された他方の矩形パル
スは、そのまま排他的論理和回路１４に入力される。こ
れにより、排他的論理和回路１４の出力信号は、ｄ点の
タイミングチャートに示されるスパイク波形となる。排
他的論理和回路１４から出力されるスパイク波形を積分
回路１５に入力する。
【００２０】積分回路１５では、入力される排他的論理
和回路１４の出力信号が高レベルのとき、抵抗Ｒを通し
て容量Ｃを充電し、入力される排他的論理和回路１４の
出力信号が低レベルのとき、容量Ｃに充電された電荷を
抵抗Ｒを通してすべて放電する。
和回路１４の出力信号が高レベルのとき、抵抗Ｒを通し
て容量Ｃを充電し、入力される排他的論理和回路１４の
出力信号が低レベルのとき、容量Ｃに充電された電荷を
抵抗Ｒを通してすべて放電する。
【００２１】容量Ｃに充電される電荷量は、排他的論理
和回路１４の出力信号の高レベル、低レベルの時間比に
よって増減することになる。該時間比は、発振器１０が
正常に発振しているときは一定であるため、容量Ｃに充
電される最大電荷量も一定値となる。容量Ｃがフル充電
のときのｅ点の電位をＶF、正常に発振しているときの
最大電位（正常発振時の容量Ｃの最大電荷量に基づく電
位）をＶCとすると、正常発振時のある瞬間のｅ点の電
位Ｖには、０＜Ｖ≦ＶC＜ＶFの関係が成立する。積分比
較回路内の比較器１６の比較電圧ＶRは、０＜ＶC＜ＶR
＜ＶFと設定されており、比較対象電圧がＶR未満の場
合、比較器１６は、”０”を出力し、ＶR以上の場合、
比較器１６は、”１”を出力する。
和回路１４の出力信号の高レベル、低レベルの時間比に
よって増減することになる。該時間比は、発振器１０が
正常に発振しているときは一定であるため、容量Ｃに充
電される最大電荷量も一定値となる。容量Ｃがフル充電
のときのｅ点の電位をＶF、正常に発振しているときの
最大電位（正常発振時の容量Ｃの最大電荷量に基づく電
位）をＶCとすると、正常発振時のある瞬間のｅ点の電
位Ｖには、０＜Ｖ≦ＶC＜ＶFの関係が成立する。積分比
較回路内の比較器１６の比較電圧ＶRは、０＜ＶC＜ＶR
＜ＶFと設定されており、比較対象電圧がＶR未満の場
合、比較器１６は、”０”を出力し、ＶR以上の場合、
比較器１６は、”１”を出力する。
【００２２】発振が正常にされている場合は、常に０＜
Ｖ≦ＶC＜ＶR＜ＶFが成立するため、比較器１６から
は、”０”が出力される（ＯＵＴ＝０）。
Ｖ≦ＶC＜ＶR＜ＶFが成立するため、比較器１６から
は、”０”が出力される（ＯＵＴ＝０）。
【００２３】次に、発振停止時の動作を図３及び図４を
参照して説明する。
参照して説明する。
【００２４】発振器１０の発振が停止すると、ａ点は高
レベルか低レベルの何れかで固定される（発振器出力そ
のものではなく、バッファを介しているため）。
レベルか低レベルの何れかで固定される（発振器出力そ
のものではなく、バッファを介しているため）。
【００２５】図３は、ａ点が高レベルで固定された場合
のタイミングチャートである。ａ点が高レベルで固定さ
れると、ｂ点は低レベルで固定され、ｃ点も低レベルで
固定される。したがって、排他的論理和回路１４の出力
には、ｄ点のタイミングチャートに示すように、常に高
レベルが出力されるため、積分回路１５の容量Ｃはフル
充電され、Ｖ＝ＶF＞ＶRとなり、比較器１６は、”１”
を出力する（ＯＵＴ＝１）。
のタイミングチャートである。ａ点が高レベルで固定さ
れると、ｂ点は低レベルで固定され、ｃ点も低レベルで
固定される。したがって、排他的論理和回路１４の出力
には、ｄ点のタイミングチャートに示すように、常に高
レベルが出力されるため、積分回路１５の容量Ｃはフル
充電され、Ｖ＝ＶF＞ＶRとなり、比較器１６は、”１”
を出力する（ＯＵＴ＝１）。
【００２６】図４は、ａ点が低レベルで固定された場合
のタイミングチャートである。ａ点が低レベルで固定さ
れると、ｂ点は高レベルで固定され、ｃ点も高レベルで
固定される。したがって、排他的論理和回路１４の出力
には、ｄ点のタイミングチャートに示すように、常に高
レベルが出力されるため、積分回路１５の容量Ｃはフル
充電され、Ｖ＝ＶF＞ＶRとなり、比較器１６は、”１”
を出力する（ＯＵＴ＝１）。
のタイミングチャートである。ａ点が低レベルで固定さ
れると、ｂ点は高レベルで固定され、ｃ点も高レベルで
固定される。したがって、排他的論理和回路１４の出力
には、ｄ点のタイミングチャートに示すように、常に高
レベルが出力されるため、積分回路１５の容量Ｃはフル
充電され、Ｖ＝ＶF＞ＶRとなり、比較器１６は、”１”
を出力する（ＯＵＴ＝１）。
【００２７】次に、本発明の他の実施形態について説明
する。本実施形態は、図１の発振停止検出回路に於ける
積分比較回路（積分回路１５、比較器１６）の部分を、
図５に示す積分比較回路に置き換えた構成となっている
ものである。
する。本実施形態は、図１の発振停止検出回路に於ける
積分比較回路（積分回路１５、比較器１６）の部分を、
図５に示す積分比較回路に置き換えた構成となっている
ものである。
【００２８】図５に示す積分比較回路は、入力信号を反
転するＣＭＯＳインバータ５１と、該インバータ５１の
出力を受けるＣＭＯＳインバータであって、導通時のオ
ン抵抗が大きなＰチャネルＭＯＳトランジスタ５２1と
導通時のオン抵抗が小さなＮチャネルＭＯＳトランジス
タ５２2とから成るＣＭＯＳインバータ５２とで構成さ
れる第１の２段ＣＭＯＳインバータ回路５０と、ＣＭＯ
Ｓインバータ５２の出力を受ける、反転電圧を比較電圧
ＶRに設定したＣＭＯＳインバータ５４と、位相合わせ
用ＣＭＯＳインバータ５５とで構成される第２の２段Ｃ
ＭＯＳインバータ回路５３とから成る。
転するＣＭＯＳインバータ５１と、該インバータ５１の
出力を受けるＣＭＯＳインバータであって、導通時のオ
ン抵抗が大きなＰチャネルＭＯＳトランジスタ５２1と
導通時のオン抵抗が小さなＮチャネルＭＯＳトランジス
タ５２2とから成るＣＭＯＳインバータ５２とで構成さ
れる第１の２段ＣＭＯＳインバータ回路５０と、ＣＭＯ
Ｓインバータ５２の出力を受ける、反転電圧を比較電圧
ＶRに設定したＣＭＯＳインバータ５４と、位相合わせ
用ＣＭＯＳインバータ５５とで構成される第２の２段Ｃ
ＭＯＳインバータ回路５３とから成る。
【００２９】該回路に高レベル入力が入った場合、イン
バータ５１を通った信号は低レベルとなり、Ｎチャネル
トランジスタ５２2はオフされ、Ｐチャネルトランジス
タ５２1のオン抵抗を介して電流が電源ラインから流れ
込み、インバータ５４のゲート容量に充電される。しか
し、Ｐチャネルトランジスタ５２1のオン抵抗が大きい
ため、正常発振時は、ｆ点の電位はＶRに達することが
できず、インバータ５４の出力は反転しない（出力
は、”０”）。発振停止時は、前記のように、ｆ点の電
位はＶRを超えて、インバータ５４の出力は反転する
（出力は、”１”）。
バータ５１を通った信号は低レベルとなり、Ｎチャネル
トランジスタ５２2はオフされ、Ｐチャネルトランジス
タ５２1のオン抵抗を介して電流が電源ラインから流れ
込み、インバータ５４のゲート容量に充電される。しか
し、Ｐチャネルトランジスタ５２1のオン抵抗が大きい
ため、正常発振時は、ｆ点の電位はＶRに達することが
できず、インバータ５４の出力は反転しない（出力
は、”０”）。発振停止時は、前記のように、ｆ点の電
位はＶRを超えて、インバータ５４の出力は反転する
（出力は、”１”）。
【００３０】該回路に低レベルが入力された場合は、イ
ンバータ５１により、高レベルが、トランジスタ５
２1、５２2に入力され、Ｐチャネルトランジスタ５２1
はオフし、Ｎチャネルトランジスタ５２2はオンする。
トランジスタ５２2のオン抵抗は小さいため、インバー
タ５４のゲートに充電された電荷は速やかに放電され
る。
ンバータ５１により、高レベルが、トランジスタ５
２1、５２2に入力され、Ｐチャネルトランジスタ５２1
はオフし、Ｎチャネルトランジスタ５２2はオンする。
トランジスタ５２2のオン抵抗は小さいため、インバー
タ５４のゲートに充電された電荷は速やかに放電され
る。
【００３１】なお、本発明は、発振器１０が、同一半導
体チップ上に存在する場合、及び存在しない場合の何れ
に於いても適用可能なものである。
体チップ上に存在する場合、及び存在しない場合の何れ
に於いても適用可能なものである。
【００３２】
【発明の効果】以上詳細に説明したように、本発明の発
振停止検出回路は、発振器の出力信号を波形整形するバ
ッファと、波形整形されたバッファ出力信号の反転信号
を出力するインバータと、該インバータ出力を遅延させ
る遅延回路と、上記バッファ出力信号と上記遅延回路出
力信号とを入力とする排他的論理和回路と、該排他的論
理和回路出力信号を入力とする積分比較回路とを備えた
ことを特徴とするものであり、より具体的には、発振器
の出力信号を波形整形するバッファと、波形整形された
バッファ出力信号の反転信号を出力するインバータと、
該インバータ出力を遅延させる遅延回路と、上記バッフ
ァ出力信号と上記遅延回路出力信号とを入力とする排他
的論理和回路と、該排他的論理和回路出力信号を入力と
する積分回路と、該積分回路の出力電圧を入力とし、そ
のレベルが所定の比較電圧より高いか低いかの判定を行
う比較器とを備え、該比較器の入力が上記所定比較電圧
より高いレベルに保持されたことにより、上記発振器の
発振が停止したことを検出することを特徴とするもので
ある。また、発振器の出力信号を波形整形するバッファ
と、波形整形されたバッファ出力信号の反転信号を出力
するインバータと、該インバータ出力を遅延させる遅延
回路と、上記バッファ出力信号と上記遅延回路出力信号
とを入力とする排他的論理和回路と、該排他的論理和回
路出力信号を入力とする２段ＣＭＯＳインバータ回路で
あって、後段インバータの電源側ＰチャネルＭＯＳトラ
ンジスタのオン抵抗は大きく、接地側ＮチャネルＭＯＳ
トランジスタのオン抵抗は小さく設定された第１の２段
ＣＭＯＳインバータ回路と、該第１の２段ＣＭＯＳイン
バータ回路の出力電圧を入力とする２段ＣＭＯＳインバ
ータ回路であって、前段インバータの反転電圧が所定の
比較電圧に設定された第２の２段ＣＭＯＳインバータ回
路とを備え、該第２の２段ＣＭＯＳインバータ回路の入
力が上記所定の比較電圧よりも高いレベルに保持された
ことにより、上記発振器の発振が停止したことを検出す
ることを特徴とするものである。かかる本発明によれ
ば、検出対象外クロックパルスを必要とせず、また、小
さな回路規模で実現可能な、極めて有用な発振停止検出
回路が提供されるものである。
振停止検出回路は、発振器の出力信号を波形整形するバ
ッファと、波形整形されたバッファ出力信号の反転信号
を出力するインバータと、該インバータ出力を遅延させ
る遅延回路と、上記バッファ出力信号と上記遅延回路出
力信号とを入力とする排他的論理和回路と、該排他的論
理和回路出力信号を入力とする積分比較回路とを備えた
ことを特徴とするものであり、より具体的には、発振器
の出力信号を波形整形するバッファと、波形整形された
バッファ出力信号の反転信号を出力するインバータと、
該インバータ出力を遅延させる遅延回路と、上記バッフ
ァ出力信号と上記遅延回路出力信号とを入力とする排他
的論理和回路と、該排他的論理和回路出力信号を入力と
する積分回路と、該積分回路の出力電圧を入力とし、そ
のレベルが所定の比較電圧より高いか低いかの判定を行
う比較器とを備え、該比較器の入力が上記所定比較電圧
より高いレベルに保持されたことにより、上記発振器の
発振が停止したことを検出することを特徴とするもので
ある。また、発振器の出力信号を波形整形するバッファ
と、波形整形されたバッファ出力信号の反転信号を出力
するインバータと、該インバータ出力を遅延させる遅延
回路と、上記バッファ出力信号と上記遅延回路出力信号
とを入力とする排他的論理和回路と、該排他的論理和回
路出力信号を入力とする２段ＣＭＯＳインバータ回路で
あって、後段インバータの電源側ＰチャネルＭＯＳトラ
ンジスタのオン抵抗は大きく、接地側ＮチャネルＭＯＳ
トランジスタのオン抵抗は小さく設定された第１の２段
ＣＭＯＳインバータ回路と、該第１の２段ＣＭＯＳイン
バータ回路の出力電圧を入力とする２段ＣＭＯＳインバ
ータ回路であって、前段インバータの反転電圧が所定の
比較電圧に設定された第２の２段ＣＭＯＳインバータ回
路とを備え、該第２の２段ＣＭＯＳインバータ回路の入
力が上記所定の比較電圧よりも高いレベルに保持された
ことにより、上記発振器の発振が停止したことを検出す
ることを特徴とするものである。かかる本発明によれ
ば、検出対象外クロックパルスを必要とせず、また、小
さな回路規模で実現可能な、極めて有用な発振停止検出
回路が提供されるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態の発振停止検出回路の構成
図である。
図である。
【図２】同実施形態に於ける正常発振時のタイミングチ
ャートである。
ャートである。
【図３】同実施形態に於ける発振停止時（高レベルにて
発振停止）のタイミングチャートである。
発振停止）のタイミングチャートである。
【図４】同実施形態に於ける発振停止時（低レベルにて
発振停止）のタイミングチャートである。
発振停止）のタイミングチャートである。
【図５】本発明の他の実施形態の発振停止検出回路の部
分構成図である。
分構成図である。
１０ 発振器 １１ バッファ １２ インバータ １３ 遅延回路 １４ 排他的論理和回路 １５ 積分回路 １６ 比較器 ５０ 第１の２段ＣＭＯＳインバータ回路 ５１ ＣＭＯＳインバータ ５２ ＣＭＯＳインバータ ５２1 ＰチャネルＭＯＳトランジスタ ５２2 ＮチャネルＭＯＳトランジスタ ５３ 第２の２段ＣＭＯＳインバータ回路 ５４ ＣＭＯＳインバータ ５５ ＣＭＯＳインバータ
Claims (3)
- 【請求項１】 発振器の出力信号を波形整形するバッフ
ァと、波形整形されたバッファ出力信号の反転信号を出
力するインバータと、該インバータ出力を遅延させる遅
延回路と、上記バッファ出力信号と上記遅延回路出力信
号とを入力とする排他的論理和回路と、該排他的論理和
回路出力信号を入力とする積分比較回路とを備えたこと
を特徴とする発振停止検出回路。 - 【請求項２】 発振器の出力信号を波形整形するバッフ
ァと、波形整形されたバッファ出力信号の反転信号を出
力するインバータと、該インバータ出力を遅延させる遅
延回路と、上記バッファ出力信号と上記遅延回路出力信
号とを入力とする排他的論理和回路と、該排他的論理和
回路出力信号を入力とする積分回路と、該積分回路の出
力電圧を入力とし、そのレベルが所定の比較電圧より高
いか低いかの判定を行う比較器とを備え、該比較器の入
力が上記所定比較電圧より高いレベルに保持されたこと
により、上記発振器の発振が停止したことを検出するこ
とを特徴とする発振停止検出回路。 - 【請求項３】 発振器の出力信号を波形整形するバッフ
ァと、波形整形されたバッファ出力信号の反転信号を出
力するインバータと、該インバータ出力を遅延させる遅
延回路と、上記バッファ出力信号と上記遅延回路出力信
号とを入力とする排他的論理和回路と、該排他的論理和
回路出力信号を入力とする２段ＣＭＯＳインバータ回路
であって、後段インバータの電源側ＰチャネルＭＯＳト
ランジスタのオン抵抗は大きく、接地側ＮチャネルＭＯ
Ｓトランジスタのオン抵抗は小さく設定された第１の２
段ＣＭＯＳインバータ回路と、該第１の２段ＣＭＯＳイ
ンバータ回路の出力電圧を入力とする２段ＣＭＯＳイン
バータ回路であって、前段インバータの反転電圧が所定
の比較電圧に設定された第２の２段ＣＭＯＳインバータ
回路とを備え、該第２の２段ＣＭＯＳインバータ回路の
入力が上記所定の比較電圧よりも高いレベルに保持され
たことにより、上記発振器の発振が停止したことを検出
することを特徴とする発振停止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344887A JPH10190413A (ja) | 1996-12-25 | 1996-12-25 | 発振停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344887A JPH10190413A (ja) | 1996-12-25 | 1996-12-25 | 発振停止検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190413A true JPH10190413A (ja) | 1998-07-21 |
Family
ID=18372770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8344887A Pending JPH10190413A (ja) | 1996-12-25 | 1996-12-25 | 発振停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190413A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943634B2 (en) | 2002-03-27 | 2005-09-13 | Yamaha Corporation | Oscillation detection circuit |
| JP2008153718A (ja) * | 2006-12-14 | 2008-07-03 | Meidensha Corp | クロック信号停止判定回路 |
| ITTO20090334A1 (it) * | 2009-04-28 | 2010-10-29 | St Microelectronics Srl | Dispositivo e metodo di protezione da disturbi per un segnale digitale |
-
1996
- 1996-12-25 JP JP8344887A patent/JPH10190413A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943634B2 (en) | 2002-03-27 | 2005-09-13 | Yamaha Corporation | Oscillation detection circuit |
| JP2008153718A (ja) * | 2006-12-14 | 2008-07-03 | Meidensha Corp | クロック信号停止判定回路 |
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| EP2246981A1 (en) * | 2009-04-28 | 2010-11-03 | STMicroelectronics S.r.l. | Digital noise protection circuit and method |
| US8164357B2 (en) | 2009-04-28 | 2012-04-24 | Stmicroelectronics S.R.L. | Digital noise protection circuit and method |
| US8519736B2 (en) | 2009-04-28 | 2013-08-27 | Stmicroelectronics S.R.L. | Digital noise protection circuit and method |
| US9083338B2 (en) | 2009-04-28 | 2015-07-14 | Stmicroelectronics S.R.L. | Digital noise protection circuit and method |
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