JPH0585082B2 - - Google Patents
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- JPH0585082B2 JPH0585082B2 JP61014108A JP1410886A JPH0585082B2 JP H0585082 B2 JPH0585082 B2 JP H0585082B2 JP 61014108 A JP61014108 A JP 61014108A JP 1410886 A JP1410886 A JP 1410886A JP H0585082 B2 JPH0585082 B2 JP H0585082B2
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- Japan
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- circuit
- signal
- output
- oscillation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
- H03B2200/003—Circuit elements of oscillators
- H03B2200/0046—Circuit elements of oscillators including measures to switch the gain of an amplifier
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振装置に関し、特に信号の立上りを
一定時間遅延させるための方法などに用いられる
発振装置に関する。
一定時間遅延させるための方法などに用いられる
発振装置に関する。
セツト信号の立上りを一定時間遅延させるため
の方式の一つとして、セツト信号の入力している
間一定周期でパルスを出力する発振装置の出力パ
ルス数をカウンタで計数し計数値が一定値に達し
たときカウンタから信号を出力するという方式が
ある。
の方式の一つとして、セツト信号の入力している
間一定周期でパルスを出力する発振装置の出力パ
ルス数をカウンタで計数し計数値が一定値に達し
たときカウンタから信号を出力するという方式が
ある。
第４図は、かかる方式に用いられる従来の発振
装置の一例を示すブロツク図である。
装置の一例を示すブロツク図である。
第４図に示す従来例は、遅延回路２の出力とセ
ツト信号１０１とを入力し信号１０４を出力する
NAND回路６と、抵抗Ｒと、梯抗Ｒを介して信
号１０４を入力する遅延回路２と、信号１０４を
入力し発振信号１０５を出力するNOT回路５と
を備えて構成されている。遅延回路２和は、イン
ダクタンスＬと容量C1・C2とを有して構成され
ている。
ツト信号１０１とを入力し信号１０４を出力する
NAND回路６と、抵抗Ｒと、梯抗Ｒを介して信
号１０４を入力する遅延回路２と、信号１０４を
入力し発振信号１０５を出力するNOT回路５と
を備えて構成されている。遅延回路２和は、イン
ダクタンスＬと容量C1・C2とを有して構成され
ている。
セツト信号１０１が論理値“０”の場合、信号
１０４が論理値“１”となり、その結果発振信号
１０５が論理値“０”となり第４図に示す従来例
は発振しない。
１０４が論理値“１”となり、その結果発振信号
１０５が論理値“０”となり第４図に示す従来例
は発振しない。
セツト信号１０１が論理値“１”の場合、
NAND回路６は遅延回路２の出力を入力する
NOT回路として動作し、その出力である信号１
０４が抵抗Ｒ・遅延回路２を介して帰還されるの
で、NAND回路６・抵抗Ｒ・遅延回路２からな
るループは発振する。NAND回路６と遅延回路
２との遅延時間の和をT2とすると発振周期は2T2
となる。なお抵抗Ｒは、スプリアス発振を防止す
るためにかかる発振装置にとつて不可欠である。
NAND回路６は遅延回路２の出力を入力する
NOT回路として動作し、その出力である信号１
０４が抵抗Ｒ・遅延回路２を介して帰還されるの
で、NAND回路６・抵抗Ｒ・遅延回路２からな
るループは発振する。NAND回路６と遅延回路
２との遅延時間の和をT2とすると発振周期は2T2
となる。なお抵抗Ｒは、スプリアス発振を防止す
るためにかかる発振装置にとつて不可欠である。
第５図は、信号１０４の発振電圧波形を示すグ
ラフである。
ラフである。
第５図に図示するように、信号１０４の発振電
圧波形は論理値“１”のレベル、すなわち電源電
圧に近い起動電圧VS2から始まり、抵抗Ｒのため
に徐々に発振が成長するので最初の周期では
NOT回路５のしきい値Vtには必ずしも達しな
い。
圧波形は論理値“１”のレベル、すなわち電源電
圧に近い起動電圧VS2から始まり、抵抗Ｒのため
に徐々に発振が成長するので最初の周期では
NOT回路５のしきい値Vtには必ずしも達しな
い。
第６図は、発振信号１０５の発振電圧発形を示
すグラフである。
すグラフである。
NOT回路５は信号１０４の発振電圧波形がし
きい値Vtと交差するとき発振信号１０５の状態
を変えるので、第５図に図示した信号１０４の発
振電圧波形に対応して最初の周期では発振信号１
０５のパルスは出力されない。
きい値Vtと交差するとき発振信号１０５の状態
を変えるので、第５図に図示した信号１０４の発
振電圧波形に対応して最初の周期では発振信号１
０５のパルスは出力されない。
セツト信号１０１が論理値“０”から論理値
“１”に立上つてから発振信号１０５のパルスが
最初に出力されるまでの周期は、NAND回路
６・NOT回路５の温度変動などにより変動する。
“１”に立上つてから発振信号１０５のパルスが
最初に出力されるまでの周期は、NAND回路
６・NOT回路５の温度変動などにより変動する。
以上説明したように従来の発振装置は、セツト
信号が入力してから最初にパルスが出力されるま
での時間が一定でないという欠点がある。
信号が入力してから最初にパルスが出力されるま
での時間が一定でないという欠点がある。
本発明の目的は、上記欠点を解決してセツト信
号が入力してから最切の周期に確実にパルスを出
力する発振装置を提供することにある。
号が入力してから最切の周期に確実にパルスを出
力する発振装置を提供することにある。
本発明の発振装置は、遅延手段と、出力信号を
前記遅延手段を介して帰還した、制御信号が第一
の状態であるとき出力インピーダンスが高インピ
ーダンスになる３ステート出力の第一のNOT回
路と、出力端子を入力端子に直結しまた前記出力
端子の直流電位が前記第一のNOT回路の入力端
子・出力端子の直流電位に等しくなるように接続
した、前記制御信号が前記第一の状態と異なる等
この状態であるとき出力インピーダンスが高イン
ピーダンスになる３ステートの一つまたは二つの
第二のNOT回路と、前記第一のNOT回路の前記
出力信号を入力し発振信号を出力する第三の
NOT回路とを備えて構成される。
前記遅延手段を介して帰還した、制御信号が第一
の状態であるとき出力インピーダンスが高インピ
ーダンスになる３ステート出力の第一のNOT回
路と、出力端子を入力端子に直結しまた前記出力
端子の直流電位が前記第一のNOT回路の入力端
子・出力端子の直流電位に等しくなるように接続
した、前記制御信号が前記第一の状態と異なる等
この状態であるとき出力インピーダンスが高イン
ピーダンスになる３ステートの一つまたは二つの
第二のNOT回路と、前記第一のNOT回路の前記
出力信号を入力し発振信号を出力する第三の
NOT回路とを備えて構成される。
以下実施例を示す図面を参照して本発明につい
て説明する。
て説明する。
第１図は、本発明の発振装置の一実施例を示す
ブロツク図である。
ブロツク図である。
第１図に示す実施例は、遅延回路２の出力とセ
ツト信号１０１とを入力し信号１０２を出力する
クロツクドインバータ１と、抵抗Ｒと、抵抗Ｒを
介して信号１０２を入力する遅延回路２と、信号
１０２を入力し発振信号１０３を出力するNOT
回路５と、セツト信号１０１を入力し全帰還され
たクロツクドインバータ３，４とを備えて構成さ
れている。クロツクドインバータ３の出力端子
は、クロツクドインバータ１において遅延回路２
の出力を入力している端子（信号入力端子と呼
ぶ）に接続されている。クロツクインバータ４の
出力端子は抵抗Ｒを介してクロツクドインバータ
１の出力端子に接続されている。遅延回路２は第
４図におけるそれと同じ構成である。
ツト信号１０１とを入力し信号１０２を出力する
クロツクドインバータ１と、抵抗Ｒと、抵抗Ｒを
介して信号１０２を入力する遅延回路２と、信号
１０２を入力し発振信号１０３を出力するNOT
回路５と、セツト信号１０１を入力し全帰還され
たクロツクドインバータ３，４とを備えて構成さ
れている。クロツクドインバータ３の出力端子
は、クロツクドインバータ１において遅延回路２
の出力を入力している端子（信号入力端子と呼
ぶ）に接続されている。クロツクインバータ４の
出力端子は抵抗Ｒを介してクロツクドインバータ
１の出力端子に接続されている。遅延回路２は第
４図におけるそれと同じ構成である。
クロツクドインバータ１，３，４は、セツト信
号１０１が論理値“１”（０）である場合NOT回
路として動作し、セツト信号１０１が論理値
“０”（“１”）である場合NOT回路としての動作
を停止し出力インピーダンスが高インピーダンス
になる。
号１０１が論理値“１”（０）である場合NOT回
路として動作し、セツト信号１０１が論理値
“０”（“１”）である場合NOT回路としての動作
を停止し出力インピーダンスが高インピーダンス
になる。
セツト信号１０１が論理値“０”である場合、
クロツクドインバータ３，４は全帰還されている
ので、それらの出力端子の電位はそれらのしきい
値になる。これら両しきい値がたがいに等しくな
り、またクロツクドインバータ１・NOT回路５
のしきい値より高くなる（すなわちクロツクドイ
ンバータ１・NOT回路５のしきい値より信号１
０２の論理値“１”のレベルに近い電位になる）
ようにクロツクドインバータ３，４を設計する。
クロツクドインバータ３，４は全帰還されている
ので、それらの出力端子の電位はそれらのしきい
値になる。これら両しきい値がたがいに等しくな
り、またクロツクドインバータ１・NOT回路５
のしきい値より高くなる（すなわちクロツクドイ
ンバータ１・NOT回路５のしきい値より信号１
０２の論理値“１”のレベルに近い電位になる）
ようにクロツクドインバータ３，４を設計する。
この場合クロツクドインバータ１の出力インピ
ーダンスが高インピーダンスになつておりまたク
ロツクドインバータ１の信号入力端子とNOT回
路５の入力端子との入力インピーダンスは一般に
高いから、クロツクドインバータ１の信号入力端
子・出力端子の電位は共にクロツクドインバータ
３，４のしきい値に等しくなつており、したがつ
て発振信号１０３は論理値“０”になり、第１図
に示す実施例は発振しない。
ーダンスが高インピーダンスになつておりまたク
ロツクドインバータ１の信号入力端子とNOT回
路５の入力端子との入力インピーダンスは一般に
高いから、クロツクドインバータ１の信号入力端
子・出力端子の電位は共にクロツクドインバータ
３，４のしきい値に等しくなつており、したがつ
て発振信号１０３は論理値“０”になり、第１図
に示す実施例は発振しない。
セツト信号１０１が論理値“１”である場合、
クロツクドインバータ１はNOT回路として動作
し、その出力である信号１０２が抵抗Ｒ・遅延回
路２を介して帰還され、またクロツクドインバー
タ３，４は出力インピーダンスが高インピーダン
スになつており他の部分への影響は無視できるの
で、クロツクドインバータ１・抵抗Ｒ・遅延回路
２からなるループは発振する。クロツクドインバ
ータ１と遅延回路２との遅延時間の和をT1とす
ると発振周期は2T1となる。
クロツクドインバータ１はNOT回路として動作
し、その出力である信号１０２が抵抗Ｒ・遅延回
路２を介して帰還され、またクロツクドインバー
タ３，４は出力インピーダンスが高インピーダン
スになつており他の部分への影響は無視できるの
で、クロツクドインバータ１・抵抗Ｒ・遅延回路
２からなるループは発振する。クロツクドインバ
ータ１と遅延回路２との遅延時間の和をT1とす
ると発振周期は2T1となる。
第２図は、信号１０２の発振電圧波形を示すグ
ラフである。
ラフである。
信号１０２の起動電圧Vs1はクロツクドインバ
ータ３，４のしきい値に等しい。このしきい値を
調整して信号１０２の発振電圧波形が最初の周期
でNOT回路５のしきい値Vtと交差するようにす
る。
ータ３，４のしきい値に等しい。このしきい値を
調整して信号１０２の発振電圧波形が最初の周期
でNOT回路５のしきい値Vtと交差するようにす
る。
第３図は、発振信号１０３の発振電圧波形を示
すグラフである。
すグラフである。
第２図に図示した信号１０２の発振電圧波形に
対応して最初の周期から発振信号１０３のパルス
が出力される。
対応して最初の周期から発振信号１０３のパルス
が出力される。
セツト信号１０１が論理値“０”から論理値
“１”に立上つてから最初の周期に確実に発振信
号１０３のパルスが出力されるようにするために
は、クロツクドインバータ３，４のしきい値すな
わち起動電圧Vs1がクロツクドインバータ１のし
きい値より高いこと、および起動電圧Vs1がNOT
回路５のきい値Vtより高くしかも信号１０２の
発振電圧波形が最初の周期でしきい値Vtと交差
する程度に低いことからの両方が必要である。ク
ロツクドインバータ１，３，４とNOT回路５と
を同種の回路構成にすれば、これら各回路のしき
い値の温度変動はたがいにほぼ同じになるので、
温度変動により上記各条件が損われるおそれがな
く、したがつて温度特性がよくなる。
“１”に立上つてから最初の周期に確実に発振信
号１０３のパルスが出力されるようにするために
は、クロツクドインバータ３，４のしきい値すな
わち起動電圧Vs1がクロツクドインバータ１のし
きい値より高いこと、および起動電圧Vs1がNOT
回路５のきい値Vtより高くしかも信号１０２の
発振電圧波形が最初の周期でしきい値Vtと交差
する程度に低いことからの両方が必要である。ク
ロツクドインバータ１，３，４とNOT回路５と
を同種の回路構成にすれば、これら各回路のしき
い値の温度変動はたがいにほぼ同じになるので、
温度変動により上記各条件が損われるおそれがな
く、したがつて温度特性がよくなる。
以上説明したように第１図に示す実施例は、セ
ツト信号１０１が論理値“０”の場合発振信号１
０３としてパルスを出力せず、セツト信号１０１
が論理値“０”から論理値“１”に立上ると発振
信号１０３としてパルスを周期2T1で最初の周期
から出力する。
ツト信号１０１が論理値“０”の場合発振信号１
０３としてパルスを出力せず、セツト信号１０１
が論理値“０”から論理値“１”に立上ると発振
信号１０３としてパルスを周期2T1で最初の周期
から出力する。
第１図に示す実施例において、クロツクドイン
バータ１の信号入力端子と出力端子とは抵抗Ｒと
インダクタンスＬとによつて直流的にも接続され
ているのおで、クロツクドインバータ３，４のい
ずれか一方を取去つてもセツト信号１０１が立下
つてから十分時間がたてば次の発振開始時の起動
電圧は正しい起動電圧Vs1に復帰している。した
がつてクロツクドインバータ３，４のいずれか一
方を省略することができる。ただし一方を省略し
た場合、クロツクドインバータ１の信号入力端
子・出力端子のいずれか一方は残されたクロツク
ドインバータ３または４から遅延回路２を介して
起動電圧Vs1を供給されることになるので発振停
止後その端子の電位が起動電圧Vs1に復帰するの
に時間がかかる。このため短い発振停止時間の後
ふたたび発振を開始しようとすると誤動作するお
それがある。したがつて短い発振停止時間で使用
する場年合はいずれも省略しないのが望ましい。
入・出力端が直流的に切離された遅延回路を用い
るときはいずれも省略できない。
バータ１の信号入力端子と出力端子とは抵抗Ｒと
インダクタンスＬとによつて直流的にも接続され
ているのおで、クロツクドインバータ３，４のい
ずれか一方を取去つてもセツト信号１０１が立下
つてから十分時間がたてば次の発振開始時の起動
電圧は正しい起動電圧Vs1に復帰している。した
がつてクロツクドインバータ３，４のいずれか一
方を省略することができる。ただし一方を省略し
た場合、クロツクドインバータ１の信号入力端
子・出力端子のいずれか一方は残されたクロツク
ドインバータ３または４から遅延回路２を介して
起動電圧Vs1を供給されることになるので発振停
止後その端子の電位が起動電圧Vs1に復帰するの
に時間がかかる。このため短い発振停止時間の後
ふたたび発振を開始しようとすると誤動作するお
それがある。したがつて短い発振停止時間で使用
する場年合はいずれも省略しないのが望ましい。
入・出力端が直流的に切離された遅延回路を用い
るときはいずれも省略できない。
以上詳細に説明したように本発明の発振装置は
発振ループの起動電圧を全帰還されたクロツクド
インバータから供給しており起動電圧を調整する
ことができるので、本発明を用いてばセツト信号
が入力してから最初の周期で確実にパルスを出力
する発振装置を提供することができるという効果
があり、また起動電圧を供給するクロツクドイン
バータ、発振ループを構成するクロツクドインバ
ータおよびパルスを出力するNOT回路を同種の
回路構成にして温度特性を良好にすることができ
るという効果がある。
発振ループの起動電圧を全帰還されたクロツクド
インバータから供給しており起動電圧を調整する
ことができるので、本発明を用いてばセツト信号
が入力してから最初の周期で確実にパルスを出力
する発振装置を提供することができるという効果
があり、また起動電圧を供給するクロツクドイン
バータ、発振ループを構成するクロツクドインバ
ータおよびパルスを出力するNOT回路を同種の
回路構成にして温度特性を良好にすることができ
るという効果がある。
第１図は、本発明の発振装置の一実施例を示す
ブロツク図、第２図・第３図は、第１図における
信号１０２・発振信号１０３の発振電圧波形を示
すグラフ、第４図は、従来の発振装置の一例を示
すブロツク図、第５図・第６図は、第４図におけ
る信号１０４・発振信号１０５の発振電圧波形を
示すグラフである。 １，３，４……クロツクドインバータ、２……
遅延回路、５……NOT回路。
ブロツク図、第２図・第３図は、第１図における
信号１０２・発振信号１０３の発振電圧波形を示
すグラフ、第４図は、従来の発振装置の一例を示
すブロツク図、第５図・第６図は、第４図におけ
る信号１０４・発振信号１０５の発振電圧波形を
示すグラフである。 １，３，４……クロツクドインバータ、２……
遅延回路、５……NOT回路。
Claims (1)
- 【特許請求の範囲】 １ 制御信号が第１の状態のときに動作し第２の
状態のときに出力インピーダンスが高インピーダ
ンスになる３ステート出力の第１のNOT回路と、
この第１のNOT回路の入力及び出力端子間に接
続され前記出力端子の信号を前記入力端子に帰還
するとともに前記出力端子を前記入力端子に直流
的にも接続する遅延回路と、直結された出力及び
入力端子を有し前記制御信号が前記第１の状態の
ときに出力インピーダンスが高インピーダンスと
なり前記第２の状態のときに動作する３ステート
の少なくとも一つの第２のNOT回路であつて、
その出力端子が前記第１のNOT回路の入力及び
出力端子間を直流的に接続する直流路に接続され
て前記制御信号が前記第２の状態のときに前記第
１のNOT回路の入力及び出力端子の直流電位を
等しくする第２のNOT回路と、前記第１のNOT
回路の出力信号を入力とし発振信号を出力する第
３のNOT回路とを備えることを特徴とする発振
回路。 ２ 特許請求の範囲第１項記載の発振装置におい
て、前記第２のNOT回路は２つ設けられ、一方
を前記第１のNOT回路の入力端子に、他方を前
記第１のNOT回路の出力端子にそれぞれ接続す
ることを特徴とする発振回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014108A JPS62171302A (ja) | 1986-01-24 | 1986-01-24 | 発振装置 |
| DE87101047T DE3786809T2 (de) | 1986-01-24 | 1987-01-26 | Oszillator mit einer Rückkoppelschleife, die eine Verzögerungsschaltung enthält. |
| EP87101047A EP0234306B1 (en) | 1986-01-24 | 1987-01-26 | Oscillator with feedback loop including delay circuit |
| US07/007,459 US4779063A (en) | 1986-01-24 | 1987-01-28 | Oscillator with feedback loop including delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014108A JPS62171302A (ja) | 1986-01-24 | 1986-01-24 | 発振装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171302A JPS62171302A (ja) | 1987-07-28 |
| JPH0585082B2 true JPH0585082B2 (ja) | 1993-12-06 |
Family
ID=11851921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014108A Granted JPS62171302A (ja) | 1986-01-24 | 1986-01-24 | 発振装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4779063A (ja) |
| EP (1) | EP0234306B1 (ja) |
| JP (1) | JPS62171302A (ja) |
| DE (1) | DE3786809T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162229A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | 発振回路 |
| US5629652A (en) * | 1996-05-09 | 1997-05-13 | Analog Devices | Band-switchable, low-noise voltage controlled oscillator (VCO) for use with low-q resonator elements |
| FR2750550B1 (fr) * | 1996-06-28 | 1998-10-09 | Mlr Electronique | Recepteur destine a l'acquisition de signaux radioelectriques, notamment de signaux emis par des satellites |
| ES2205409T3 (es) * | 1997-06-30 | 2004-05-01 | Mlr Electronique | Receptor destinado a la adquisicion de señales radioelectricas, en particular de señales emitidas por satelites. |
| US6452909B1 (en) | 1998-07-24 | 2002-09-17 | Texas Instruments Israel Ltd. | Time division duplex transceiver utilizing a single oscillator |
| US6218909B1 (en) | 1998-10-23 | 2001-04-17 | Texas Insturments Israel Ltd. | Multiple frequency band voltage controlled oscillator |
| DE102004009116B3 (de) * | 2004-02-25 | 2005-04-28 | Infineon Technologies Ag | Delta-Sigma-Frequenzdiskriminator |
| RU2319284C1 (ru) * | 2006-07-07 | 2008-03-10 | Новосибирский государственный технический университет | Многочастотный автогенератор радиочастотного диапазона |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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