JP2571020B2 - 発振回路 - Google Patents
発振回路Info
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- JP2571020B2 JP2571020B2 JP6178380A JP17838094A JP2571020B2 JP 2571020 B2 JP2571020 B2 JP 2571020B2 JP 6178380 A JP6178380 A JP 6178380A JP 17838094 A JP17838094 A JP 17838094A JP 2571020 B2 JP2571020 B2 JP 2571020B2
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- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は発振回路に関する。より
詳しくは、本発明は、発振器の出力端に侵入するノイズ
に対する耐性を向上させた発振回路に関する。
詳しくは、本発明は、発振器の出力端に侵入するノイズ
に対する耐性を向上させた発振回路に関する。
【０００２】
【従来の技術】従来の発振回路を図４に示す。アンプＬ
21の入出力端の間にはバイアス抵抗Ｒ11及び振動子Ｘ11
が夫々挿入接続され、また、アンプＬ21の入力端及びグ
ランド間にキャパシタＣ11が、アンプＬ21の出力端及び
グランド間にキャパシタＣ12が夫々接続され、これらが
全体として発振器１２を構成している。発振器１２の出
力信号は、インバータを成す波形整形回路Ｌ22に入力さ
れ、波形成形回路Ｌ22の出力が、例えば論理回路のクロ
ック信号として利用される。この発振回路は、コルピッ
ツ型のＬＣ回路を変形したもので、サハロフの発振回路
と呼ばれている回路の一種である。
21の入出力端の間にはバイアス抵抗Ｒ11及び振動子Ｘ11
が夫々挿入接続され、また、アンプＬ21の入力端及びグ
ランド間にキャパシタＣ11が、アンプＬ21の出力端及び
グランド間にキャパシタＣ12が夫々接続され、これらが
全体として発振器１２を構成している。発振器１２の出
力信号は、インバータを成す波形整形回路Ｌ22に入力さ
れ、波形成形回路Ｌ22の出力が、例えば論理回路のクロ
ック信号として利用される。この発振回路は、コルピッ
ツ型のＬＣ回路を変形したもので、サハロフの発振回路
と呼ばれている回路の一種である。
【０００３】図４の発振回路では、水晶Ｘ11とキャパシ
タＣ11、Ｃ12とで構成されるバンドパスフィルタが、ア
ンプＬ21の出力端から入力端に向かってつながっている
（但し、位相は１８０°回転する）と考えることができ
る。従って、バンドパス周波数でのみ正帰還がかかり、
そのループゲインが１を越えるように設計しておくこと
により、発振器１２の発振が持続する。発振器１２の出
力端Ｆに入力端が接続されている波形整形回路Ｌ22は、
発振器１２の出力波形を論理レベルに変換するために設
けられる。図４に発振器１２の出力信号ＳF及び波形成
形回路Ｌ22の出力信号ＳGの波形を例示した。
タＣ11、Ｃ12とで構成されるバンドパスフィルタが、ア
ンプＬ21の出力端から入力端に向かってつながっている
（但し、位相は１８０°回転する）と考えることができ
る。従って、バンドパス周波数でのみ正帰還がかかり、
そのループゲインが１を越えるように設計しておくこと
により、発振器１２の発振が持続する。発振器１２の出
力端Ｆに入力端が接続されている波形整形回路Ｌ22は、
発振器１２の出力波形を論理レベルに変換するために設
けられる。図４に発振器１２の出力信号ＳF及び波形成
形回路Ｌ22の出力信号ＳGの波形を例示した。
【０００４】
【発明が解決しようとする課題】最近のＩＣは様々な応
用範囲で使用されており、その使用環境がＩＣにとって
厳しいものが多い。使用環境中で、特に電磁波（ＥＭ
Ｉ）ノイズが大きい時には、電磁波ノイズがＩＣの入出
力ピン等に直接誘起される。論理信号を扱う一般のポー
トでは、このような場合を想定したソフトウェア処理に
より、ＩＣ全体が誤動作を引き起こすことは防止でき
る。
用範囲で使用されており、その使用環境がＩＣにとって
厳しいものが多い。使用環境中で、特に電磁波（ＥＭ
Ｉ）ノイズが大きい時には、電磁波ノイズがＩＣの入出
力ピン等に直接誘起される。論理信号を扱う一般のポー
トでは、このような場合を想定したソフトウェア処理に
より、ＩＣ全体が誤動作を引き起こすことは防止でき
る。
【０００５】ところで、発振器の出力端に上記のような
電磁波ノイズが誘起されると、図５に例示するように、
スパイク状ノイズが発振器の出力に重畳する。このスパ
イク状ノイズにより、発振器１２の出力信号ＳFが、次
段の波形整形回路Ｌ22のしきい値Ｖtを越える場合に
は、波形成形回路Ｌ22の出力信号ＳGの信号波形が、図
５に示すように乱れる。その結果、後段の論理回路の誤
動作を引き起こす等、ＩＣの誤動作につながる。
電磁波ノイズが誘起されると、図５に例示するように、
スパイク状ノイズが発振器の出力に重畳する。このスパ
イク状ノイズにより、発振器１２の出力信号ＳFが、次
段の波形整形回路Ｌ22のしきい値Ｖtを越える場合に
は、波形成形回路Ｌ22の出力信号ＳGの信号波形が、図
５に示すように乱れる。その結果、後段の論理回路の誤
動作を引き起こす等、ＩＣの誤動作につながる。
【０００６】上記誤動作を防止するため、実願平２−８
１２９５号公報に見られるように、ＩＣ全体をシールド
部材で電磁シールドする構成も考えられるが、かかる構
成は著しいコスト上昇を伴い、一般的には採用し難い。
１２９５号公報に見られるように、ＩＣ全体をシールド
部材で電磁シールドする構成も考えられるが、かかる構
成は著しいコスト上昇を伴い、一般的には採用し難い。
【０００７】上記に鑑み、本発明の目的は、出力信号が
電磁波ノイズ等の影響を受け難い発振回路を提供し、も
って、発振回路を有するＩＣを、その信頼性を高く且つ
安価に製造することにある。
電磁波ノイズ等の影響を受け難い発振回路を提供し、も
って、発振回路を有するＩＣを、その信頼性を高く且つ
安価に製造することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の発振回路は、相互に逆の位相関係にある２
つの信号が夫々出力される２つの出力端を有する発振器
と、前記２つの信号の排他的論理和を作る排他的論理和
回路と、前記排他的論理和をラッチ信号として前記２つ
の信号の一方をラッチするラッチ回路とを具備したこと
を特徴とする。
め、本発明の発振回路は、相互に逆の位相関係にある２
つの信号が夫々出力される２つの出力端を有する発振器
と、前記２つの信号の排他的論理和を作る排他的論理和
回路と、前記排他的論理和をラッチ信号として前記２つ
の信号の一方をラッチするラッチ回路とを具備したこと
を特徴とする。
【０００９】ここで、上記ラッチ回路は、前記排他的論
理和に応答するトランスファーゲートを含む回路として
構成することも、或いは、排他的論理和を一方の入力と
すると共に他方の入力に前記２つの信号が夫々入力され
る２つの２入力ＮＡＮＤゲートを含む回路として構成す
ることも出来る。
理和に応答するトランスファーゲートを含む回路として
構成することも、或いは、排他的論理和を一方の入力と
すると共に他方の入力に前記２つの信号が夫々入力され
る２つの２入力ＮＡＮＤゲートを含む回路として構成す
ることも出来る。
【００１０】
【作用】本発明の発振回路では、発振器から出力される
２つの信号にノイズが乗るときには、双方に同相のノイ
ズが乗ることが多い事実に着目し、双方の信号が相互に
逆相にある正常時には、所望の一方の信号をそのままラ
ッチ回路でラッチしてこれを出力し、他方、同相のノイ
ズにより双方の信号が同時にスレッシュホールド電圧を
越え又は下回る異常時には、排他的論理和回路の出力信
号が「０」になることを利用して、その時点における発
振器の出力信号を出力することなく、前記ラッチした信
号をそのまま出力する。。
２つの信号にノイズが乗るときには、双方に同相のノイ
ズが乗ることが多い事実に着目し、双方の信号が相互に
逆相にある正常時には、所望の一方の信号をそのままラ
ッチ回路でラッチしてこれを出力し、他方、同相のノイ
ズにより双方の信号が同時にスレッシュホールド電圧を
越え又は下回る異常時には、排他的論理和回路の出力信
号が「０」になることを利用して、その時点における発
振器の出力信号を出力することなく、前記ラッチした信
号をそのまま出力する。。
【００１１】
【実施例】以下、図面を参照して本発明を更に説明す
る。図１は、本発明の発振回路の一実施例の回路図であ
る。本実施例の発振回路は、発振器１０の構成としては
図４を参照して説明した従来の発振回路の発振器１２の
構成と同じである。即ち、アンプＬ1の入出力端の間に
はバイアス抵抗Ｒ1及び振動子Ｘ1が夫々挿入接続され、
アンプＬ1の入力端とグランド間にキャパシタＣ1が、ア
ンプＬ1の出力端とグランド間にキャパシタＣ2が夫々接
続されている。
る。図１は、本発明の発振回路の一実施例の回路図であ
る。本実施例の発振回路は、発振器１０の構成としては
図４を参照して説明した従来の発振回路の発振器１２の
構成と同じである。即ち、アンプＬ1の入出力端の間に
はバイアス抵抗Ｒ1及び振動子Ｘ1が夫々挿入接続され、
アンプＬ1の入力端とグランド間にキャパシタＣ1が、ア
ンプＬ1の出力端とグランド間にキャパシタＣ2が夫々接
続されている。
【００１２】排他的論理和回路（ＥｘＯＲ回路）Ｌ2の
２つの入力端には、発振器１０のアンプＬ1の入力端Ａ
と出力端Ｂとが接続され、これら入力端Ａ及び出力端Ｂ
からの信号ＳA及びＳBの排他的論理和が、ＥｘＯＲ回路
Ｌ2からラッチ回路２０にラッチ信号ＳCとして与えられ
る。ラッチ回路２０のラッチ信号入力端Ｃは、トランス
ファーゲートＭ1のゲートに接続され、また、インバー
タＬ4の入力端に接続される。インバータＬ4の出力端
は、トランスファーゲートM2のゲートに入力される。
２つの入力端には、発振器１０のアンプＬ1の入力端Ａ
と出力端Ｂとが接続され、これら入力端Ａ及び出力端Ｂ
からの信号ＳA及びＳBの排他的論理和が、ＥｘＯＲ回路
Ｌ2からラッチ回路２０にラッチ信号ＳCとして与えられ
る。ラッチ回路２０のラッチ信号入力端Ｃは、トランス
ファーゲートＭ1のゲートに接続され、また、インバー
タＬ4の入力端に接続される。インバータＬ4の出力端
は、トランスファーゲートM2のゲートに入力される。
【００１３】他方、発振器１０の出力端Ｂから出力され
る信号ＳBは、まず波形整形回路を兼ねたインバータＬ3
に入力され、その出力ＳDがラッチ回路２０のデータ入
力端Ｄに与えられる。ラッチ回路２０のデータ入力端Ｄ
は、トランスファーゲートＭ1の一方の電流ノード（ソ
ース又はドレイン）に接続され、トランスファーゲート
Ｍ1の他方の電流ノードは、トランスファーゲートＭ2の
一方の電流ノードと、インバーターＬ5の入力端とに接
続される。インバータＬ5の出力端は、インバーターＬ6
及びＬ7の夫々の入力端に接続され、インバータＬ6の出
力端はトランスファーゲートＭ2の他方の電流ノードに
接続される。また、インバータＬ7の出力端は本発振回
路の出力端ＯＵＴ（Ｅ）を構成し、この出力端ＯＵＴか
ら、出力信号ＳEが他の論理ゲート等に与えられる。
る信号ＳBは、まず波形整形回路を兼ねたインバータＬ3
に入力され、その出力ＳDがラッチ回路２０のデータ入
力端Ｄに与えられる。ラッチ回路２０のデータ入力端Ｄ
は、トランスファーゲートＭ1の一方の電流ノード（ソ
ース又はドレイン）に接続され、トランスファーゲート
Ｍ1の他方の電流ノードは、トランスファーゲートＭ2の
一方の電流ノードと、インバーターＬ5の入力端とに接
続される。インバータＬ5の出力端は、インバーターＬ6
及びＬ7の夫々の入力端に接続され、インバータＬ6の出
力端はトランスファーゲートＭ2の他方の電流ノードに
接続される。また、インバータＬ7の出力端は本発振回
路の出力端ＯＵＴ（Ｅ）を構成し、この出力端ＯＵＴか
ら、出力信号ＳEが他の論理ゲート等に与えられる。
【００１４】上記実施例の発振回路の動作原理は、発振
器１０のアンプＬ1の入力ＳAの位相と出力ＳBの位相と
が、論理的に反転の関係にある点を利用するものであ
る。アンプＬ1の入出力端における反転の関係で、Ｅｘ
ＯＲ回路Ｌ2の出力は通常「１」であるから、ラッチ回
路２０のトランスファーゲートＭ1はオンし、且つ、ト
ランスファーゲートＭ2はオフになる。このため、発振
器１０の出力信号ＳBがそのまま波形成形回路Ｌ3、イン
バータＬ5及びＬ7を通過して論理信号ＳEとして出力さ
れる。
器１０のアンプＬ1の入力ＳAの位相と出力ＳBの位相と
が、論理的に反転の関係にある点を利用するものであ
る。アンプＬ1の入出力端における反転の関係で、Ｅｘ
ＯＲ回路Ｌ2の出力は通常「１」であるから、ラッチ回
路２０のトランスファーゲートＭ1はオンし、且つ、ト
ランスファーゲートＭ2はオフになる。このため、発振
器１０の出力信号ＳBがそのまま波形成形回路Ｌ3、イン
バータＬ5及びＬ7を通過して論理信号ＳEとして出力さ
れる。
【００１５】各部の信号ＳA〜ＳEの信号波形を図２に示
した。なお、信号ＳA及びＳBは、正弦波信号ではある
が、夫々瞬時値が、図示した論理しきい値Ｖta及びＶtb
を越えるときに論理レベル「１」、しきい値より下にあ
るときに論理レベル「０」であるということが出来る。
した。なお、信号ＳA及びＳBは、正弦波信号ではある
が、夫々瞬時値が、図示した論理しきい値Ｖta及びＶtb
を越えるときに論理レベル「１」、しきい値より下にあ
るときに論理レベル「０」であるということが出来る。
【００１６】ここで、万一、信号ＳAと信号ＳBとが同じ
論理レベルに有るときには、ＥｘＯＲ回路Ｌ2の出力が
「０」となるため、トランスファーゲートＭ1はオフ、
トランスファーゲートＭ2はオンする。この場合、ラッ
チ回路２０内の論理信号は、ＥｘＯＲ回路Ｌ2の出力が
「０」になる直前の値に維持され、この値に従った論理
信号ＳEが出力される。通常は、アンプＬ1の入力ＳAと
出力ＳBとが同じ論理レベルになるのは、それらの信号
がしきい値をＬレベルからＨレベルに、又は、Ｈレベル
からＬレベルに横切る極めて短い瞬間のみであり、１周
期に２回ある。
論理レベルに有るときには、ＥｘＯＲ回路Ｌ2の出力が
「０」となるため、トランスファーゲートＭ1はオフ、
トランスファーゲートＭ2はオンする。この場合、ラッ
チ回路２０内の論理信号は、ＥｘＯＲ回路Ｌ2の出力が
「０」になる直前の値に維持され、この値に従った論理
信号ＳEが出力される。通常は、アンプＬ1の入力ＳAと
出力ＳBとが同じ論理レベルになるのは、それらの信号
がしきい値をＬレベルからＨレベルに、又は、Ｈレベル
からＬレベルに横切る極めて短い瞬間のみであり、１周
期に２回ある。
【００１７】ところで、前述の如く、電磁波ノイズが発
振器１０の出力端に侵入すると、信号ＳA及び信号ＳBに
は、例えば図２に示すように、電磁波ノイズに対応した
尖頭パルスが重畳する。つまり、双方の出力端には同じ
ような同相のパルス波形が重畳する。このとき、発振器
の出力端Ｂに入力端が接続されている波形成形回路Ｌ3
は、論理しきい値Ｖtbを越 えたノイズを、伝達された
論理信号として処理し、図２に示した信号ＳDにおける
矢印αの部分において、正常な信号から反転した信号を
出力する。
振器１０の出力端に侵入すると、信号ＳA及び信号ＳBに
は、例えば図２に示すように、電磁波ノイズに対応した
尖頭パルスが重畳する。つまり、双方の出力端には同じ
ような同相のパルス波形が重畳する。このとき、発振器
の出力端Ｂに入力端が接続されている波形成形回路Ｌ3
は、論理しきい値Ｖtbを越 えたノイズを、伝達された
論理信号として処理し、図２に示した信号ＳDにおける
矢印αの部分において、正常な信号から反転した信号を
出力する。
【００１８】しかし、この時点では、信号ＳAと信号ＳB
とは同じ論理レベルとなっており、ＥｘＯＲ回路Ｌ2の
出力ＳCは「０」となり、トランスファーゲートＭ1はカ
ットオフし、反対にトランスファーゲートＭ2はオンと
なる。この結果、インバータＬ5、Ｌ6及びトランスファ
ーゲートＭ2で構成される双安定回路には、ＥｘＯＲ回
路Ｌ2の出力が「０」になる直前の波形成形回路Ｌ3の出
力がそのまま保持され、このデータは、次にＥｘＯＲ回
路Ｌ2の出力ＳCが「１」になる迄保持される。その結
果、本実施例の発振回路の出力端ＯＵＴにおける信号Ｓ
Eの信号波形は、図２に示すように、従来とは異なりノ
イズの影響を受けない安定な波形となる。
とは同じ論理レベルとなっており、ＥｘＯＲ回路Ｌ2の
出力ＳCは「０」となり、トランスファーゲートＭ1はカ
ットオフし、反対にトランスファーゲートＭ2はオンと
なる。この結果、インバータＬ5、Ｌ6及びトランスファ
ーゲートＭ2で構成される双安定回路には、ＥｘＯＲ回
路Ｌ2の出力が「０」になる直前の波形成形回路Ｌ3の出
力がそのまま保持され、このデータは、次にＥｘＯＲ回
路Ｌ2の出力ＳCが「１」になる迄保持される。その結
果、本実施例の発振回路の出力端ＯＵＴにおける信号Ｓ
Eの信号波形は、図２に示すように、従来とは異なりノ
イズの影響を受けない安定な波形となる。
【００１９】図３は、本発明の他の実施例の発振回路の
回路図である。本実施例の発振回路の構成は、波形整形
回路を兼ねるインバータＬ11を更に備えたこと、及び、
ラッチ回路２１が全て論理ゲートで構成されていること
を除けば、図１の発振回路の構成と同じである。波形整
形回路Ｌ3の出力端Ｄは、２入力ＮＡＮＤゲートＬ13の
一方の入力端に、発振器１０のアンプＬ1の入力端Ａは
波形整形回路Ｌ11の入力端に夫々接続され、また、この
波形整形回路Ｌ11の出力端は２入力ＮＡＮＤゲートＬ12
の一方の入力端に接続される。２入力ＮＡＮＤゲートＬ
12及びＬ13の夫々の他方の入力端には、ＥｘＯＲ回路Ｌ
2の出力端が接続される。２入力ＮＡＮＤゲートＬ12の
出力端は、２入力ＮＡＮＤゲートＬ14の一方の入力端
に、２入力ＮＡＮＤゲートＬ13の出力端は、２入力ＮＡ
ＮＤゲートＬ15の一方の入力端に接続され、２入力ＮＡ
ＮＤゲートＬ14及びＬ15の各他方の入力端は、それぞれ
他方のＮＡＮＤゲートＬ15及びＬ14の各出力端に接続さ
れ、２入力ＮＡＮＤゲートＬ14の出力が、インバータＬ
16を介して、この発振回路の出力端ＯＵＴ（Ｅ）に出力
される。
回路図である。本実施例の発振回路の構成は、波形整形
回路を兼ねるインバータＬ11を更に備えたこと、及び、
ラッチ回路２１が全て論理ゲートで構成されていること
を除けば、図１の発振回路の構成と同じである。波形整
形回路Ｌ3の出力端Ｄは、２入力ＮＡＮＤゲートＬ13の
一方の入力端に、発振器１０のアンプＬ1の入力端Ａは
波形整形回路Ｌ11の入力端に夫々接続され、また、この
波形整形回路Ｌ11の出力端は２入力ＮＡＮＤゲートＬ12
の一方の入力端に接続される。２入力ＮＡＮＤゲートＬ
12及びＬ13の夫々の他方の入力端には、ＥｘＯＲ回路Ｌ
2の出力端が接続される。２入力ＮＡＮＤゲートＬ12の
出力端は、２入力ＮＡＮＤゲートＬ14の一方の入力端
に、２入力ＮＡＮＤゲートＬ13の出力端は、２入力ＮＡ
ＮＤゲートＬ15の一方の入力端に接続され、２入力ＮＡ
ＮＤゲートＬ14及びＬ15の各他方の入力端は、それぞれ
他方のＮＡＮＤゲートＬ15及びＬ14の各出力端に接続さ
れ、２入力ＮＡＮＤゲートＬ14の出力が、インバータＬ
16を介して、この発振回路の出力端ＯＵＴ（Ｅ）に出力
される。
【００２０】図３の発振回路の信号を表−１の真理値表
に示した。
に示した。
【表１】
【００２１】ここで、ＳE(t)は、時刻ｔのときの出力端
ＯＵＴにおける出力信号を表わし、ＳE(t+1)は、時刻
（ｔ＋１）のときの出力端ＯＵＴにおける出力信号を表
わす。表−１から理解できるように、図１の発振回路と
同様に、ＥｘＯＲ回路Ｌ2の出力ＳCが「１」のとき、波
形成形回路Ｌ3の出力ＳDの反転信号が出力端ＯＵＴに発
振回路の出力ＳE(t+1)として現れ、また、ＥｘＯＲ回路
Ｌ2の出力信号ＳCが「０」のときには、発振回路の出力
ＳE(t+1)は、先の信号ＳE(t)と同じ状態を維持し続け
る。図３の回路の動作は図１の回路の動作と同様である
が、ラッチ回路２１への入力データが、波形整形回路Ｌ
3及びＬ11から入力される差動信号となっており、図１
の回路に比してノイズ除去効果がさらに得られる。
ＯＵＴにおける出力信号を表わし、ＳE(t+1)は、時刻
（ｔ＋１）のときの出力端ＯＵＴにおける出力信号を表
わす。表−１から理解できるように、図１の発振回路と
同様に、ＥｘＯＲ回路Ｌ2の出力ＳCが「１」のとき、波
形成形回路Ｌ3の出力ＳDの反転信号が出力端ＯＵＴに発
振回路の出力ＳE(t+1)として現れ、また、ＥｘＯＲ回路
Ｌ2の出力信号ＳCが「０」のときには、発振回路の出力
ＳE(t+1)は、先の信号ＳE(t)と同じ状態を維持し続け
る。図３の回路の動作は図１の回路の動作と同様である
が、ラッチ回路２１への入力データが、波形整形回路Ｌ
3及びＬ11から入力される差動信号となっており、図１
の回路に比してノイズ除去効果がさらに得られる。
【００２２】上記各実施例の構成に従い、発振回路の出
力として他の論理ゲートに供給されるＩＣのクロック
は、電磁波ノイズの影響にも拘らず正常に保たれ、従来
とは異なり、尖頭パルスの発生によりシステムが暴走す
る事態は防止できる。
力として他の論理ゲートに供給されるＩＣのクロック
は、電磁波ノイズの影響にも拘らず正常に保たれ、従来
とは異なり、尖頭パルスの発生によりシステムが暴走す
る事態は防止できる。
【００２３】なお、上記各波形整形回路の作動にヒステ
リシス作用をもたせると、さらにノイズ耐性が向上す
る。
リシス作用をもたせると、さらにノイズ耐性が向上す
る。
【００２４】以上、本発明をその好適な実施例に基づい
て説明したが、本発明は、上記実施例の構成にのみ限定
されるものではなく、これら実施例から種々の修正及び
変形が可能である。
て説明したが、本発明は、上記実施例の構成にのみ限定
されるものではなく、これら実施例から種々の修正及び
変形が可能である。
【００２５】
【発明の効果】以上説明したように、本発明の発振回路
は、相互に逆の位相を有する発振器の２つの出力の排他
的論理和に応答して、発振器の一方の出力をラッチする
ラッチ回路を備える構成により、２つの出力に同時に発
生する同相ノイズの影響を除くことが出来るので、本発
明は、電磁波ノイズ等に対するノイズ耐性に優れた発振
回路を提供した顕著な効果を奏する。
は、相互に逆の位相を有する発振器の２つの出力の排他
的論理和に応答して、発振器の一方の出力をラッチする
ラッチ回路を備える構成により、２つの出力に同時に発
生する同相ノイズの影響を除くことが出来るので、本発
明は、電磁波ノイズ等に対するノイズ耐性に優れた発振
回路を提供した顕著な効果を奏する。
【図１】本発明の一実施例の発振回路の回路図。
【図２】図１の実施例の各点の信号波形図。
【図３】本発明の第２の実施例の発振回路の回路図。
【図４】従来の発振回路の回路図。
【図５】図４の発振回路の各点の波形図。
Ｌ1〜Ｌ7、Ｌ11〜Ｌ16、Ｌ21〜Ｌ22 ゲート回路 Ｍ1、Ｍ2 トランスファーゲート Ｃ1、Ｃ2、Ｃ11、Ｃ12 容量素子 Ｒ1、Ｒ11 抵抗素子 Ｘ1、Ｘ11 振動子 １０、１２ 発振回路 ２０、２１ ラッチ回路
Claims (3)
- 【請求項１】 相互に逆の位相関係にある２つの信号が
夫々出力される２つの出力端を有する発振器と、前記２
つの信号の排他的論理和を作る排他的論理和回路と、前
記排他的論理和をラッチ信号として前記２つの信号の一
方をラッチするラッチ回路とを具備したことを特徴とす
る発振回路。 - 【請求項２】 前記ラッチ回路が前記排他的論理和に応
答するトランスファーゲートを有する、請求項１に記載
の発振回路。 - 【請求項３】 前記ラッチ回路が、一方の入力として前
記２つの信号の夫々が入力されると共に他方の入力とし
て前記排他的論理和が夫々入力される２つの２入力ＮＡ
ＮＤゲートを含む、請求項１に記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178380A JP2571020B2 (ja) | 1994-07-29 | 1994-07-29 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178380A JP2571020B2 (ja) | 1994-07-29 | 1994-07-29 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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