JP4596848B2 - 周波数補正回路 - Google Patents

Description

本発明は、周波数補正回路に関し、特に時定数回路で設定された時定数に応じて発振する発振回路の発振周波数を補正する発振周波数補正回路に関する。

従来、半導体集積回路（ＬＳＩ）においては抵抗Ｒと容量Ｃを用いたＲＣ発振回路が内蔵され、このＲＣ発振回路から発生されるクロックに基づいてＬＳＩのシステムクロックが作成される。しかしながら、抵抗Ｒと容量ＣをＬＳＩ内部に内蔵する場合、ＬＳＩの製造ばらつきにより、これらの受動素子の特性にばらつきが生じ、発振回路毎の発振周波数が異なってしまうという問題があった。そこで、従来、ポリシリコンヒューズ等のザッピング素子を用いて、周波数補正データを作成し、この周波数補正データを用いて発振周波数が目標値に補正されていた。

図１６は従来の周波数補正回路の回路図である。ＲＣ発振回路１０は、ヒステリシスインバータ１１、インバータ１２、Ｐチャネル型ＭＯＳトランジスタ１３から成る発振ループ、発振ループからの発振波形を整形してクロックＯＳＣＣＬＫを出力する波形整形用インバータ１４、前記発振ループに接続され、抵抗Ｒosc1，Ｒosc2，Ｒosc3，Ｒosc4及び容量Ｃoscから成る時定数回路１５を備えている。

また、リセット信号ＲＥＳＥＴに応じて、ザッピング素子の接続状態に応じた周波数補正データＺＰ１，ＺＰ２を発生する第１のザッピング回路２１及び第２のザッピング回路２２が設けられている。ザッピング素子の接続、非接続は、ザッピング端子ＺＡＰ１、ＺＡＰ２に印加される電圧に応じて恒久的に設定される。

これらの第１のザッピング回路２１及び第２のザッピング回路２２から発生された周波数補正データＺＰ１，ＺＰ２は周波数補正データデコーダ２３によって解読され、その解読データＺＤＣ１０，ＺＤＣ００，ＺＤＣ０１がそれぞれＣＭＯＳアナログスイッチで構成されたスイッチＳＷ１，ＳＷ２，ＳＷ３のオンオフ制御端子に印加される。

例えば、第１のザッピング回路２１及び第２のザッピング回路２２からの周波数補正データである（ＺＰ１，ＺＰ２）が（１，０）である場合、周波数補正データデコーダ２３の解読データ（ＺＤＣ１０，ＺＤＣ００，ＺＤＣ０１）は（１，０，０）となる。すると、スイッチＳＷ１はオンし、スイッチＳＷ２，ＳＷ３はオフするので、抵抗Ｒosc1の一端が接地されることにより、時定数回路１５は抵抗Ｒosc1と容量Ｃoscで構成されることになる。この場合、ＲＣ発振回路１０は、抵抗Ｒosc1と容量Ｃoscで時定数に応じた発振周波数ｆoscで発振する。即ち、Ｐチャネル型ＭＯＳトランジスタ１３がオンしている期間は容量Ｃoscが充電されてヒステリシスインバータ１１の入力端子の電位が上昇し、ヒステリシスインバータ１１の出力が反転するとインバータ１２を通してＰチャネル型ＭＯＳトランジスタ１３がオフする。

すると、容量Ｃoscに充電された電荷が抵抗Ｒosc1を通して接地電位に放電される。そうすると、ヒステリシスインバータ１１の入力端子の電位が下降し、ヒステリシスインバータ１１の出力がまた反転するとインバータ１２を通してＰチャネル型ＭＯＳトランジスタ１３がオンする。この充電動作と放電動作が繰り返されることでＲＣ発振回路１０が発振する。従って、この周波数補正回路によれば、ザッピング素子の接続状態に応じて、所望の周波数補正データＺＰ１，ＺＰ２を発生することで、ＲＣ発振回路１０の発振周波数を補正することができる。
特開２０００−１４８０６４号公報

しかしながら、一般に上述のＲＣ発振回路１０を内蔵したＬＳＩが動作中である場合に、ＬＳＩのある端子から外来ノイズがＬＳＩの内部に入り込み、第１のザッピング回路２１及び第２のザッピング回路２２で保持されていた周波数補正データが変化してしまうことがある。例えば、第１のザッピング回路２１の周波数補正データＺＰ１が「１」から「０」へ変化してしまった場合、（ＺＰ１，ＺＰ２）＝（０，０）となる。これに応じて、周波数補正データデコーダ２３の解読データ（ＺＤＣ１０，ＺＤＣ００，ＺＤＣ０１）が（１，０，０）から（０，１，０）へ変化したとする。

すると、発振ループに接続される抵抗と容量の構成が、抵抗Ｒosc1と容量Ｃoscの構成から抵抗Ｒosc1，Ｒosc2と容量Ｃoscの構成に変化してしまうため、このときの発振周波数は目標とする発振周波数ｆoscより低くなってしまう。外来ノイズによって変化してしまった周波数補正データ（ＺＰ１，ＺＰ２）を元のデータ（１，０）に戻すためには、もう一度リセット信号ＲＥＳＥＴを入力することが必要であるが、通常、リセット信号ＲＥＳＥＴは、ＬＳＩの電源投入時のみに入力されるように構成されているため、事実上は一度変化してしまった周波数補正データ（ＺＰ１，ＺＰ２）を正規の値に戻すことはできなかった。

そこで本発明は、時定数回路で設定された時定数に応じて発振する発振回路の発振周波数を補正する発振周波数補正回路において、周期的に入力されるリセット信号に基づいて、ザッピング素子の状態に応じた周波数補正データを発生するザッピング回路と、前記ザッピング回路によって発生された前記周波数補正データを前記リセット信号より遅れて発生するラッチクロックに基づいてラッチして保持する周波数補正データラッチ回路と、
前記周波数データラッチ回路に保持された周波数補正データに応じて前記時定数回路の時定数を調整する時定数調整回路と、を備えることを特徴とするものである。

また、上記構成において、周期的なリセット信号や周波数補正データラッチ回路用のラッチクロックは、マイクロコンピュータから転送されるチップイネーブル信号や、デバイスのアドレスを指定するアドレスデータを利用して作成するようにした。

さらに、マイクロコンピュータから転送されるデータのビット数をカウントするシリアルデータカウンタを設け、そのカウント出力に基づいて周波数補正データラッチ回路のラッチクロックを制御することにより、マイクロコンピュータから転送されたデータが特定のビット数である場合にのみ、ザッピング回路からの周波数補正データをラッチして保持するようにした。

本発明によれば、ザッピング回路の周波数補正データを周期的に正規の値にリフレッシュするように構成し、かつそのリフレッシュ後の周波数補正データをラッチして保持する周波数補正データラッチ回路を設けたので、外来ノイズによりザッピング回路の周波数補正データが変化したとしても、目標の発振周波数を安定に維持することが可能になる。

また、周期的なリセット信号や周波数補正データラッチ回路用のラッチクロックは、マイクロコンピュータから転送されるチップイネーブル信号や、デバイスのアドレスを指定するアドレスデータを利用して作成することで、マイクロコンピュータとのインターフェースを備えたＬＳＩにおいては、既存のインターフェースの利用を通じて回路構成を簡単にできるという利点がある。

さらに、マイクロコンピュータから転送されるデータのビット数をカウントするシリアルデータカウンタを設け、そのカウント出力に基づいて周波数補正データラッチ回路のラッチクロックを制御することにより、マイクロコンピュータから転送されたデータが特定のビット数である場合にのみ、ザッピング回路からの周波数補正データをラッチして保持するようにした。このため、マイクロコンピュータからのデータ受信中に外来ノイズが入り込んでザッピング回路の周波数補正データが変化しても、その変化した周波数補正データはラッチされないため、より確実に目標の発振周波数を維持することが可能となる。

次に、本発明の第１の実施形態に係る周波数補正回路について図面を参照しながら説明する。この周波数補正回路は、図１の全体回路構成に示すように、図１６の回路に加えて、周期的なリセット信号ＺＲＥＳを発生するリセット信号発生回路２４、第１のザッピング回路２１及び第２のザッピング回路２２によってそれぞれ発生された周波数補正データＺＰ１，ＺＰ２をラッチクロックＺＣＬＫに基づいてラッチして保持する周波数補正データラッチ回路２５、ラッチクロックＺＣＬＫを発生するラッチクロック発生回路２６を備えている。

リセット信号発生回路２４は、ＬＳＩの外部のマイクロコンピュータ３０とのインターフェースを行うインターフェース回路２７から発生されるイネーブル信号ＥＮのＨレベル（高レベル）への立ち上がり（信号発生）に同期した周期的なリセット信号ＺＲＥＳを作成する。また、ラッチクロック発生回路２６は前記イネーブル信号ＥＮのＬレベル（低レベル）への立ち下がり（信号消滅）に同期したラッチクロックＺＣＬＫを作成する。

第１及び第２のザッピング回路２１，２２で発生される周波数補正データＺＰ１，ＺＰ２は周期的に正規の値にリフレッシュされ、そのリフレッシュされた周波数補正データＺＰ１，ＺＰ２が、リセット信号ＺＲＥＳより遅れた時刻に発生するラッチクロックＺＣＬＫに応じて周波数補正データラッチ回路２５にラッチされて保持される。この周波数補正データラッチ回路２５の出力データＺＰＤ１，ＺＰＤ２は周波数補正データデコーダ２３によって解読され、その解読データＺＤＣ１０，ＺＤＣ００，ＺＤＣ０１がそれぞれスイッチＳＷ１，ＳＷ２，ＳＷ３のオンオフ制御端子に印加される。

次に、上述した各回路の詳細な構成について図面を参照して説明する。なお、ＲＣ発振回路１０、時定数回路１５の構成については従来例と同様のため説明を省略する。

図２は第１のザッピング回路２１を説明する図であり、図２（ａ）はその回路図、図２（ｂ）は動作を説明する表、図２（ｃ）は図２（ａ）のノア回路２１１のトランジスタ回路図である。第２のザッピング回路２２もこれと同様に構成されている。

図２（ａ）に示すように、第１のザッピング回路２１は、ノア回路２１１，インバータ２１２及びザッピング素子であるポリシリコンから成るヒューズ２１３を備えている。ノア回路２１１の出力はインバータ２１２に入力され、インバータ２１２の出力はノア回路２１１の第１の入力端子に入力されている。ノア回路２１１の第２の入力端子にはリセット信号ＺＲＥＳが入力される。また、ヒューズ２１３が接続状態（非切断状態）では、ヒューズ２１３の一端はザッピング端子ＺＡＰ１に接続され、その他端には電源電位ＶＤＤが印加されている。

この第１のザッピング回路２１の動作について説明する。ヒューズ２１３が接続された状態（非切断の状態）である場合、リセット信号ＺＲＥＳが入力されたとする。リセット信号ＺＲＥＳは所定のパルス幅を有したパルス信号である。リセット信号ＺＲＥＳが「１」（Ｈレベル＝高レベル）になると、ノア回路２１１は「０」（Ｌレベル＝低レベル）を出力する。ノア回路２１１のＮチャネル型ＭＯＳトランジスタＭＮ１はヒューズ２１３のインピーダンスよりも十分小さなインピーダンスでオンするようにトランジスタサイズが設定されているものとする。するとザッピング端子ＺＡＰ１の電位はＬレベルに下がり、インバータ２１２の出力である周波数補正データＺＰ１は一時的に「１」になる。これを受けて、ノア回路２１１のＮチャネル型ＭＯＳトランジスタＭＮ２もオン状態となる。

その後、リセット信号ＺＲＥＳが「０」（Ｌレベル）になると、ノア回路２１１のＮチャネル型ＭＯＳトランジスタＭＮ１はオフする。そこで、ノア回路２１１のＮチャネル型ＭＯＳトランジスタＭＮ２はヒューズ２１３のインピーダンスよりも十分大きなインピーダンスでオンするようにトランジスタサイズが設定されているものとすると、ザッピング端子ＺＡＰ１の電位はＨレベルに変化し、インバータ２１２の出力である周波数補正データＺＰ１は「０」に安定する。

一方、ザッピング端子ＺＡＰ１に所定の高電圧を印加してヒューズ２１３に過大電流を流し、これを切断する。こうしてヒューズ２１３が切断状態である場合、リセット信号ＺＲＥＳが入力されたとする。リセット信号ＺＲＥＳが「１」（Ｈレベル）になると、ノア回路２１１は「０」（Ｌレベル）を出力する。すると、ザッピング端子ＺＡＰ１の電位はＬレベルとなり、インバータ２１２の出力である周波数補正データＺＰ１は一時的に「１」になる。

その後、リセット信号ＺＲＥＳが「０」（Ｌレベル）になると、ノア回路２１１はインバータと等価な回路になり、インバータ２１２の出力である周波数補正データＺＰ１（データ「１」）は、インバータ２１２とノア回路２１１で構成される保持回路により保持される。このようにして、ザッピング素子を用いることで回路的な構造を変化させ、周波数補正データＺＰ１，ＺＰ２を発生させることができる。

図３は周波数補正データラッチ回路２５の回路図である。この回路は、ラッチクロックＺＣＬＫに同期して、それぞれ周波数補正データＺＰ１，ＺＰ２をラッチして保持する第１のラッチ回路２５１及び第２のラッチ回路２５２を備えている。

図４は、周波数補正データデコーダ２３の回路図である。この回路は２つのインバータ２３１，２３２と、３つのアンド回路２３３，２３４，２３５を備えている。図５はリセット信号発生回路２４の回路図である。この回路は入力されるイネーブル信号ＥＮの立ち上がりを検出してそれに同期したリセット信号ＺＲＥＳ（パルス信号）を発生する回路であり、インバータ２４１，２４２、遅延回路２４３及びノア回路２４４を備えている。

図６はラッチクロック発生回路２６の回路図である。この回路は入力されるイネーブル信号ＥＮの立ち下がりを検出してそれに同期したラッチクロックＺＣＬＫ（パルス信号）を発生する回路であり、インバータ２６１，２６２、遅延回路２６３、及びアンド回路２６４を備えている。図７は、図５のリセット信号発生回路２４と図６のラッチクロック発生回路２６の重複部分を共用化した回路の回路図であり、少ない素子数でリセット信号ＺＲＥＳ及びラッチクロックＺＣＬＫを作成することができる。

図８は、ＬＳＩの外部のマイクロコンピュータ３０とのインターフェースを行うインターフェース回路２７の回路図である。このインターフェース回路２７は、マイクロコンピュータ３０からシリアル転送されて来るデータを受けるデータ入力端子ＤＩ、データの転送クロックを受けるクロック入力端子ＣＬ及び、ＬＳＩを選択状態に設定するチップイネーブル信号を受けるチップイネーブル端子ＣＥを備えている。チップイネーブル信号がＨレベルのときアンド回路２７１を通されたマイクロコンピュータ３０からのシリアルデータＳＤＩ（ＬＳＩが表示ドライバの場合には表示データ）は、クロック送出回路２７２を通されたシリアル転送クロックＳＣＬに同期して、シリアルデータ入力レジスタ２８に転送され、一時的に記憶される。

そして、チップイネーブル端子ＣＥで受信されたチップイネーブル信号は、そのまま前記イネーブル信号ＥＮとして、リセット信号発生回路２４及びラッチクロック発生回路２６において利用される。ここで、マイクロコンピュータ３０からのシリアルデータ転送は周期的に行われ、チップイネーブル信号は周期的に発生するものとする。従って、イネーブル信号ＥＮも周期的に発生することとなる。

上述した構成の周波数補正回路の動作について、図９のタイミング図を参照して説明する。まず、ＬＳＩテスターによる発振回路１０の発振周波数テストの結果、目標の発振周波数ｆoscを得るために、周波数補正データ（ＺＰ１，ＺＰ２）を（１，０）に設定する必要があるとする。この場合は、第１のザッピング回路２１のザッピング端子ＺＡＰ１に所定の高電圧を印加してヒューズ２１３に過大電流を流し、これを切断する。一方、第２のザッピング回路２２のヒューズ２１３については接続された状態とする。

インターフェース回路２７からのイネーブル信号ＥＮが立ち上がると、これを受けて、リセット信号発生回路２４によってリセット信号ＺＲＥＳが発生される。このリセット信号ＺＲＥＳにより、第１及び第２のザッピング回路２１，２２はリセットされ、リセット後の周波数補正データ（ＺＰ１，ＺＰ２）は（１，０）に設定される。その後、イネーブル信号ＥＮが立ち下がると、ラッチクロック発生回路２６によってラッチクロックＺＣＬＫが発生される。このラッチクロックＺＣＬＫに同期して、周波数補正データラッチ回路２５に周波数補正データ（ＺＰ１，ＺＰ２）＝（１，０）がラッチされ保持される。

周波数補正データデコーダ２３は、周波数補正データラッチ回路２５に保持された周波数補正データ（ＺＰ１，ＺＰ２）＝（１，０）に基づいて、解読を行い、解読データ（ＺＤＣ１０，ＺＤＣ００，ＺＤＣ０１）＝（１，０，０）をスイッチＳＷ１，ＳＷ２，ＳＷ３に出力する。すると、スイッチＳＷ１はオンし、スイッチＳＷ２，ＳＷ３はオフするので、抵抗Ｒosc1の一端が接地されることにより、時定数回路１５は抵抗Ｒosc1と容量Ｃoscで構成されることになる。これにより、ＲＣ発振回路１０は、抵抗Ｒosc1と容量Ｃoscで時定数に応じた発振周波数ｆosc（Ｃosc＋Ｒosc1）の発振クロックＯＳＣＣＬＫを出力する。

前述のように、インターフェース回路２７からのイネーブル信号ＥＮは周期的に発生するので、第１及び第２のザッピング回路２１，２２のリセット動作と周波数補正データラッチ回路２５によるラッチ動作も周期的に行われ、ＲＣ発振回路１０の発振周波数ｆoscは一定に維持される。

何らかの原因により外来ノイズがＬＳＩのある端子から入り込み、第１のザッピング回路２１又は第２のザッピング回路２２の周波数補正データＺＰ１，ＺＰ２が変化してしまった場合、例えば、第１のザッピング回路２１のＺＰ１が「１」から「０」に変化してしまった場合、（ＺＰ１，ＺＰ２）＝（０，０）となるが、その後、マイクロコンピュータ３０からインターフェース回路２７がデータを受信することで、イネーブル信号ＥＮが発生し、上述にした動作により、（ＺＰ１，ＺＰ２）＝（１，０）に回復させることができる。周波数補正データラッチ回路２５に保持される周波数補正データＺＰ１，ＺＰ２には全く変化がないため、ＲＣ発振回路１０の発振周波数ｆoscは一定に維持される。

次に、本発明の第２の実施形態に係る周波数補正回路について図面を参照しながら説明する。この回路の全体構成は図１の回路のものと同様であるが、インターフェース回路２７の構成が第１の実施形態のものとは異なっている。図１０は本実施形態のインターフェース回路２７の回路図である。このインターフェース回路２７は、マイクロコンピュータ３０からデータと共にアドレスデータ（デバイス、特に本実施形態では、この周波数補正回路が内蔵されたＬＳＩを指定するアドレスデータ）が転送されてくる場合に、そのアドレスデータがＬＳＩに予め設定された固有のアドレスであることを照合する機能を備えている。

インターフェース回路２７は、マイクロコンピュータ３０からシリアル転送されて来る、データ及びアドレスデータを受けるデータ入力端子ＤＩ、データ及びアドレスデータの転送クロックを受けるクロック入力端子ＣＬ及び、ＬＳＩを選択状態に設定するチップイネーブル信号を受けるチップイネーブル端子ＣＥを備えている。チップイネーブル信号がＨレベルのときアンド回路２７１Ａを通されたマイクロコンピュータ３０からのシリアルデータＳＤＩ（ＬＳＩが表示ドライバの場合には表示データ）は、クロック送出回路２７２Ａを通されたシリアル転送クロックＳＣＬに同期して、シリアルデータ入力レジスタ２８に転送され、一時的に記憶される。

このインターフェース回路２７は、更に、マイクロコンピュータ３０から、アドレス転送クロックに同期してシリアル転送されて来るアドレスデータを取り込み、これを一時記憶するＣＣＢアドレスレジスタ２７３（ＣＣＢはComputer Control Busの略）、ＣＣＢアドレスレジスタ２７３に一時記憶されたアドレスデータを解読し、ＬＳＩに予め設定された固有のアドレスであるか否かを照合して、アドレス照合信号（照合された場合はＨレベル信号）を発生するＣＣＢアドレスデコーダ２７４、チップイネーブル信号の立ち上がり及び立ち下がりを検出するチップイネーブル検出回路２７５、チップイネーブル信号の立ち上がりに同期してアドレス照合信号を取り込んで保持し、その立ち下がりに同期してリセットされるアドレス照合信号レジスタ２７６を備えている。そして、アドレス照合信号レジスタ２７６の出力がイネーブル信号ＥＮとして利用され、第１の実施形態におけるリセット信号発生回路２４、ラッチクロック発生回路２６に供給される。

上述した構成の周波数補正回路の動作について図１１のタイミング図を参照して説明する。まず、第１の実施形態と同様に、ＬＳＩテスターによる発振回路１０の発振周波数テストの結果、目標の発振周波数ｆoscを得るために、周波数補正データ（ＺＰ１，ＺＰ２）を（１，０）に設定する必要があるとする。この場合は、第１のザッピング回路２１のザッピング端子ＺＡＰ１に所定の高電圧を印加してヒューズ２１３に過大電流を流し、これを切断する。一方、第２のザッピング回路２２のヒューズ２１３については接続された状態とする。

そこで、マイクロコンピュータ３０からアドレスデータが転送され、インターフェース回路２７のＣＣＢアドレスデコーダ２７４で照合がなされると、その出力であるアドレス照合信号はＨレベルになる。そして、チップイネーブル信号の立ち上がりに同期して、そのアドレス照合信号がアドレス照合信号レジスタ２７６に取り込まれる。すると、アドレス照合信号レジスタ２７６の出力であるイネーブル信号ＥＮがＨレベルに立ち上がり、これを受けて、リセット信号発生回路２４によってリセット信号ＺＲＥＳが発生される。

このリセット信号ＺＲＥＳにより、第１及び第２のザッピング回路２１，２２はリセットされ、リセット後の周波数補正データ（ＺＰ１，ＺＰ２）は（１，０）に設定される。その後、チップイネーブル信号が立ち下がると、アドレス照合信号レジスタ２７６はリセットされ、イネーブル信号ＥＮがＬレベルに立ち下がり、ラッチクロック発生回路２６によってラッチクロックＺＣＬＫが発生される。このラッチクロックＺＣＬＫに同期して、周波数補正データラッチ回路２５に周波数補正データ（ＺＰ１，ＺＰ２）＝（１，０）がラッチされ保持される。

それ以降は、第１の実施形態と同様であり、周波数補正データデコーダ２３は、周波数補正データラッチ回路２５に保持された周波数補正データ（ＺＰ１，ＺＰ２）＝（１，０）に基づいて、解読を行い、解読データ（ＺＤＣ１０，ＺＤＣ００，ＺＤＣ０１）＝（１，０，０）をスイッチＳＷ１，ＳＷ２，ＳＷ３に出力する。すると、スイッチＳＷ１はオンし、スイッチＳＷ２，ＳＷ３はオフするので、抵抗Ｒosc1の一端が接地されることにより、時定数回路１５は抵抗Ｒosc1と容量Ｃoscで構成されることになる。これにより、ＲＣ発振回路１０は、抵抗Ｒosc1と容量Ｃoscで時定数に応じた発振周波数ｆosc（Ｃosc＋Ｒosc1）の発振クロックＯＳＣＣＬＫを出力する。

そして、何らかの原因により外来ノイズがＬＳＩのある端子から入り込み、例えば、第１のザッピング回路２１のＺＰ１が「１」から「０」に変化してしまった場合、（ＺＰ１，ＺＰ２）＝（０，０）となるが、その後、マイクロコンピュータ３０からインターフェース回路２７がアドレスデータを受信し、ＬＳＩの固有のアドレスデータと照合されることで、イネーブル信号ＥＮが発生し、上述にした動作により、（ＺＰ１，ＺＰ２）＝（１，０）に回復させることができる。周波数補正データラッチ回路２５に保持される周波数補正データＺＰ１，ＺＰ２には全く変化がないため、ＲＣ発振回路１０の発振周波数ｆoscは一定に維持される。

次に、本発明の第３の実施形態に係る周波数補正回路について図面を参照しながら説明する。この回路は第１の実施形態の回路（図１）に、マイクロコンピュータ３０からの転送クロックをカウントすることで、シリアル転送データのビット数をカウントしてある特定のカウント値になった時にのみ、カウント出力信号ＳＤＣＮＴを発生するシリアルデータカウンタ４０を設けると共に、インターフェース回路２７からのイネーブル信号ＥＮ及びシリアルデータカウンタ４０のカウント出力信号ＳＤＣＮＴに応じて、ラッチクロック発生回路２６ＡからラッチクロックＺＣＬＫを発生させるように、ラッチクロック発生回路２６Ａを変更したものである。

さらに具体的に説明すると、インターフェース回路２７は第１の実施形態で説明した回路（図８）と同じである。シリアルデータカウンタ４０はインターフェース回路２７を通された転送クロックＳＣＬをカウントすることで、シリアル転送データのビット数をカウントする。ラッチクロック発生回路２６Ａは、図１３（ａ）に示すように、図６のナンド回路２６４が、３入力のナンド回路２６４Ａに変更され、このナンド回路２６４Ａにカウント出力信号ＳＤＣＮＴが入力されている。

即ち、ラッチクロック発生回路２６Ａによれば、イネーブル信号ＥＮがＬレベルに立ち下がり、かつカウント出力信号ＳＤＣＮＴが発生したとき（即ち、Ｈレベルになったとき）にのみ、ラッチクロックＺＣＬＫを発生する。リセット信号発生回路２４は第１の実施形態と同じであるが、ラッチクロック発生回路２６Ａと合体させる場合には図１３（ｂ）の回路構成となる。図１３（ｂ）の回路では、図７の回路のナンド回路２６４が３入力のナンド回路２６４Ａに変更され、このナンド回路２６４Ａにカウント出力信号ＳＤＣＮＴが入力されている。

シリアルデータカウンタ４０は、元来、マイクロコンピュータ３０から転送されたデータをＬＳＩが受信する際に、シリアルデータ入力レジスタ２８に一時的に受信し、そのデータがある特定のビット数を有している場合にのみ、シリアルデータ入力レジスタ２８から次段の回路へそのデータを転送することを許可するための回路である。本実施形態では、このシリアルデータカウンタ４０を追加することにより、マイクロコンピュータ３０から転送されたデータが特定のビットである場合にのみ、第１及び第２のザッピング２１，２２からの周波数補正データＺＰ１，ＺＰ２を周波数補正データラッチ回路２５にラッチして保持するため、より確実な周波数補正が可能となる。

次に、上述した構成の周波数補正回路の動作について図１４のタイミング図を参照して説明する。ここでは、シリアルデータカウンタ４０を設けたことに伴う本実施形態に特有な動作のみを説明することにする。また、ＬＳＩテスターによる発振回路１０の発振周波数テストの結果、目標の発振周波数ｆoscを得るために、周波数補正データ（ＺＰ１，ＺＰ２）は（１，０）に設定されているものとする。また、シリアルデータカウンタ４０がカウントするクロック数はデータのビット数と等しい、即ち、マイクロコンピュータ３０から１つの転送クロック毎に１ビットのデータがシリアル転送されるとものとする。

インターフェース回路２７がマイクロコンピュータ３０から転送されて来るデータを正常に受信しているときは、シリアルデータカウンタ４０のカウント出力信号ＳＤＣＮＴはデータ転送の終了毎にＨレベルとなり、ラッチクロック発生回路２６ＡからラッチクロックＺＣＬＫが正常に発生する。

一方、インターフェース回路２７がマイクロコンピュータ３０から転送されて来るデータを受信している最中に、外来ノイズが入り込み、マイクロコンピュータ３０とインターフェース回路２７との間の通信を媒介する通信ライン（チップイネーブルライン、転送クロックライン、データライン）にノイズ信号が発生して、転送クロックＳＣＬの数に異常が生じると、シリアルデータカウンタ４０のカウント出力信号ＳＤＣＮＴはデータ転送の終了毎にＨレベルとならず、Ｌレベルのままになる。

すると、ラッチクロック発生回路２６Ａは、イネーブル信号ＥＮがＬレベルに立ち下がっても、ラッチクロックＺＣＬＫは発生しない。従って、外来ノイズの影響により、周波数補正データ（ＺＰ１，ＺＰ２）が例えば（１，０）から（０，０）に変化したとしても、その誤った周波数補正データ（０，０）は周波数補正データラッチ回路２５にはラッチされないため、ＲＣ発振回路１０の発振周波数ｆoscは一定に維持される。

次に、本発明の第４の実施形態に係る周波数補正回路について説明する。この周波数補正回路は、第３の実施形態の周波数補正回路におけるインターフェース回路２７を第２の実施形態のもの（図１０）に置き換えたものである。即ち、このインターフェース回路２７は、前述したように、ＣＣＢアドレスレジスタ２７３、ＣＣＢアドレスデコーダ２７４、チップイネーブル検出回路２７５、アドレス照合信号レジスタ２７６を備えている。そして、このインターフェース回路２７からの転送クロックＳＣＬをカウントするシリアルデータカウンタ４０を備えている。

上述した構成の周波数補正回路の動作は、図１５のタイミング図のように、第２の実施形態と第３の実施形態の回路の動作の特徴を併せ持つものである。即ち、マイクロコンピュータ３０から転送されて来るアドレスデータがインターフェース回路２７で照合されると、第１及び第２のザッピング回路２１，２２のリセットが行われる。また、マイクロコンピュータ３０からデータを転送する際に、シリアルデータカウンタ４０による転送クロックＳＣＬのカウント値が特定のカウント値になった時にのみ、第１及び第２のザッピング回路２１，２２に保持された周波数補正データＺＰ１，ＺＰ２が周波数補正データラッチ回路２５にラッチされる。こうして、ＲＣ発振回路１０の発振周波数ｆoscは一定に維持される。

上述した第１乃至第４の実施形態では、２つのザッピング回路、即ち、第２及び第２のザッピング回路２１，２２を備えているが、さらに精密な周波数補正を行う場合にはその数を増加させても良い。その場合には、その増加に伴い、周波数補正データラッチ回路２５のビット数を増加させ、周波数補正データデコーダ２３や時定数回路１５の構成も適宜変更される。

本発明の第１の実施形態に係る周波数補正回路の回路図である。 第１のザッピング回路２１を説明する図である。 周波数補正データラッチ回路２５の回路図である。 周波数補正データデコーダ２３の回路図である。 リセット信号発生回路２４の回路図である。 ラッチクロック発生回路２６の回路図である。 リセット信号発生回路２４と図６のラッチクロック発生回路２６の重複部分を共用化した回路の回路図である。 インターフェース回路２７の回路図である。 本発明の第１の実施形態に係る周波数補正回路の動作を説明するタイミング図である。 本発明の第２の実施形態に係る周波数補正回路に使用されるインターフェース回路の回路図である。 本発明の第２の実施形態に係る周波数補正回路の動作を説明するタイミング図である。 本発明の第３の実施形態に係る周波数補正回路の回路図である。 本発明の第３の実施形態に係る周波数補正回路で使用されるラッチクロック発生回路の回路図である。 本発明の第３の実施形態に係る周波数補正回路の動作を説明するタイミング図である。 本発明の第４の実施形態に係る周波数補正回路の動作を説明するタイミング図である。 従来の周波数補正回路の回路図である。

符号の説明

１０ ＲＣ発振回路 １１ ヒステリシスインバータ
１２ インバータ １３ Ｐチャネル型ＭＯＳトランジスタ
１４ 波形整形用インバータ １５ 時定数回路
２１ 第１のザッピング回路 ２２ 第２のザッピング回路
２３ 周波数補正データデコーダ ２４ リセット信号発生回路
２５ 周波数補正データラッチ回路 ２６ ラッチクロック発生回路
２７ インターフェース回路 ２８ シリアルデータ入力レジスタ
３０ マイクロコンピュータ ４０ シリアルデータカウンタ

Claims (11)

1. 時定数回路で設定された時定数に応じて発振する発振回路の発振周波数を補正する発振周波数補正回路において、
   周期的に入力されるリセット信号に基づいて、ザッピング素子の状態に応じた周波数補正データを発生するザッピング回路と、
   イネーブル信号の発生に応じて前記リセット信号を発生するリセット信号発生回路と、
   前記イネーブル信号の消滅に応じて前記ラッチクロックを発生するラッチクロック発生回路と、
   前記ザッピング回路によって発生された前記周波数補正データを前記リセット信号より遅れて発生するラッチクロックに基づいてラッチして保持する周波数補正データラッチ回路と、
   前記周波数データラッチ回路に保持された周波数補正データに応じて前記時定数回路の時定数を調整する時定数調整回路と、を備えることを特徴とする発振周波数補正回路。
2. マイクロコンピュータからシリアル転送されるデータ、前記データの転送クロック及びチップイネーブル信号を受信するインターフェース回路を備え、前記チップイネーブル信号を前記イネーブル信号として用いることを特徴とする請求項１に記載の発振周波数補正回路。
3. マイクロコンピュータからシリアル転送されるデータ、デバイスのアドレスを指定するアドレスデータ、前記データ及びアドレスデータの転送クロック及びチップイネーブル信号を受信し、前記アドレスデータが予め設定された固有のアドレスであることを照合し、アドレス照合信号を発生するインターフェース回路を備え、前記アドレス照合信号を前記イネーブル信号として用いることを特徴とする請求項２に記載の発振周波数補正回路。
4. 前記チップイネーブル信号に基づいて前記アドレス照合信号を保持するアドレス照合信号レジスタを備えることを特徴とする請求項３に記載の発振周波数補正回路。
5. 前記アドレス照合信号レジスタは、前記チップイネーブル信号の発生に応じて前記アドレス照合信号を取り込み、前記チップイネーブル信号の消滅に応じてリセットされることを特徴とする請求項４に記載の発振周波数補正回路。
6. 時定数回路で設定された時定数に応じて発振する発振回路の発振周波数を補正する発振周波数補正回路において、
   マイクロコンピュータからシリアル転送されるデータ、前記データの転送クロック及びチップイネーブル信号を受信するインターフェース回路と、
   前記転送クロックをカウントすることで前記データのビット数をカウントするシリアルデータカウンタと、
   前記チップイネーブル信号の発生に応じてリセット信号を発生するリセット信号発生回路と、
   前記チップイネーブル信号の消滅及び前記シリアルデータカウンタのカウント出力に応じてラッチクロックを発生するラッチクロック発生回路と、
   前記リセット信号に基づいて、ザッピング素子の状態に応じた周波数補正データを発生するザッピング回路と、
   前記ザッピング回路によって発生された前記周波数補正データを前記ラッチクロックに基づいてラッチして保持する周波数補正データラッチ回路と、
   前記周波数データラッチ回路に保持された周波数補正データに応じて前記時定数回路の時定数を調整する時定数調整回路と、を備えることを特徴とする発振周波数補正回路。
7. 時定数回路で設定された時定数に応じて発振する発振回路の発振周波数を補正する発振周波数補正回路において、
   マイクロコンピュータからシリアル転送されるデータ、デバイスのアドレスを指定するアドレスデータ、前記データ及びアドレスデータの転送クロック及びチップイネーブル信号を受信し、前記アドレスデータが予め設定された固有のアドレスであることを照合し、アドレス照合信号を発生するインターフェース回路と、
   前記転送クロックをカウントすることで前記データのビット数をカウントするシリアルデータカウンタと、
   前記アドレス照合信号の発生に応じてリセット信号を発生するリセット信号発生回路と、前記アドレス照合信号の消滅及び前記シリアルデータカウンタのカウント出力に応じてラッチクロックを発生するラッチクロック発生回路と、
   前記リセット信号に基づいて、ザッピング素子の状態に応じた周波数補正データを発生するザッピング回路と、
   前記ザッピング回路によって発生された前記周波数補正データを前記ラッチクロックに基づいてラッチして保持する周波数補正データラッチ回路と、
   前記周波数データラッチ回路に保持された周波数補正データに応じて前記時定数回路の時定数を調整する時定数調整回路と、を備えることを特徴とする発振周波数補正回路。
8. 前記チップイネーブル信号に基づいて前記アドレス照合信号を保持するアドレス照合信号レジスタを備えることを特徴とする請求項７に記載の発振周波数補正回路。
9. 前記アドレス照合信号レジスタは、前記チップイネーブル信号の発生に応じて前記アドレス照合信号を取り込み、前記チップイネーブル信号の消滅に応じてリセットされることを特徴とする請求項８に記載の発振周波数補正回路。
10. 前記ザッピング素子はヒューズであることを特徴とする請求項９に記載の発振周波数補正回路。
11. 前記時定数回路は抵抗と容量を含むことを特徴とする請求項９に記載の発振周波数補正回路。

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